可重构硬件容错技术研究
| 摘要 | 第1-5页 |
| Abstract | 第5-13页 |
| 第一章 绪论 | 第13-15页 |
| ·课题目的与研究意义 | 第13页 |
| ·研究内容及主要工作 | 第13-14页 |
| ·本文结构 | 第14-15页 |
| 第二章 可重构硬件容错技术概述 | 第15-25页 |
| ·容错技术概述 | 第15-16页 |
| ·故障分类与故障模型 | 第15-16页 |
| ·容错技术简介 | 第16页 |
| ·FPGA 容错技术 | 第16-19页 |
| ·FPGA 结构简介 | 第16-17页 |
| ·FPGA 容错技术 | 第17-19页 |
| ·仿生硬件 | 第19-23页 |
| ·仿生硬件概述 | 第19页 |
| ·POE 模型 | 第19-20页 |
| ·胚胎电子学 | 第20-22页 |
| ·免疫电子学 | 第22-23页 |
| ·可进化硬件 | 第23页 |
| ·本章小结 | 第23-25页 |
| 第三章 可重构单元阵列的硬件辅助布线电路设计 | 第25-43页 |
| ·引言 | 第25页 |
| ·可重构单元阵列结构 | 第25-26页 |
| ·基于软件执行的传统布线算法 | 第26-28页 |
| ·布线问题描述 | 第26页 |
| ·基本迷宫布线算法 | 第26-27页 |
| ·启发式A*算法 | 第27页 |
| ·多扇出线网布线问题 | 第27-28页 |
| ·硬件辅助布线设计 | 第28-35页 |
| ·从软件到硬件的设计思想 | 第28页 |
| ·硬件辅助布线电路的设计 | 第28-35页 |
| ·总体结构设计 | 第28-31页 |
| ·辅助布线模块结构设计 | 第31-35页 |
| ·硬件辅助布线电路在可重构硬件容错过程中的应用 | 第35-36页 |
| ·实验验证 | 第36-42页 |
| ·二端线网布线验证及实验结果分析 | 第36-38页 |
| ·多扇出线网布线验证及实验结果分析 | 第38-40页 |
| ·功能电路的容错验证 | 第40-42页 |
| ·本章小结 | 第42-43页 |
| 第四章 具有自主容错特性的自重构单元阵列设计 | 第43-61页 |
| ·引言 | 第43页 |
| ·自重构单元阵列的总体结构设计 | 第43-44页 |
| ·自重构单元阵列的单元结构设计 | 第44-49页 |
| ·单元结构组成 | 第44页 |
| ·功能层结构设计 | 第44-47页 |
| ·配置层结构设计 | 第47-48页 |
| ·布线层结构设计 | 第48-49页 |
| ·自重构单元阵列的自诊断和自修复方法 | 第49-52页 |
| ·容错故障类型 | 第49页 |
| ·自重构单元阵列的自诊断方法 | 第49-50页 |
| ·自重构单元阵列的自修复方法 | 第50-52页 |
| ·实验验证 | 第52-58页 |
| ·组合逻辑电路验证 | 第52-55页 |
| ·4 位并行乘法器设计 | 第52-53页 |
| ·实验结果分析 | 第53-55页 |
| ·时序逻辑电路验证 | 第55-57页 |
| ·4 位串-并行乘法器设计 | 第55页 |
| ·实验结果分析 | 第55-57页 |
| ·自修复时间开销分析 | 第57-58页 |
| ·可靠性分析 | 第58-60页 |
| ·可靠性基础理论 | 第58页 |
| ·可靠性结果分析 | 第58-60页 |
| ·本章小结 | 第60-61页 |
| 第五章 总结与展望 | 第61-62页 |
| ·工作总结 | 第61页 |
| ·工作展望 | 第61-62页 |
| 参考文献 | 第62-67页 |
| 致谢 | 第67-68页 |
| 在学期间发表的学术论文 | 第68页 |
