| 致谢 | 第1-6页 |
| 中文摘要 | 第6-7页 |
| ABSTRACT | 第7-11页 |
| 1 综述 | 第11-16页 |
| ·课题研究的背景、范围和意义 | 第11-12页 |
| ·LDPC信道编码技术的发展与国内外研究现状 | 第12-13页 |
| ·论文的主要贡献与结构安排 | 第13-16页 |
| 2 LDPC码的译码算法 | 第16-24页 |
| ·LDPC码的基本介绍 | 第16-17页 |
| ·几种BP译码算法及比较 | 第17-23页 |
| ·BP译码算法 | 第17-20页 |
| ·BP译码算法的改进 | 第20-21页 |
| ·译码算法的性能比较 | 第21-23页 |
| ·本章小结 | 第23-24页 |
| 3 CMMB/TMMB标准及其编译码仿真 | 第24-41页 |
| ·CMMB传输标准及其LDPC码结构分析 | 第24-27页 |
| ·CMMB标准 | 第24-25页 |
| ·CMMB标准中LDPC码的结构和特点分析 | 第25-27页 |
| ·CMMB信道编译码仿真 | 第27-37页 |
| ·不同调制方式的信道信息 | 第27-33页 |
| ·仿真过程及结果 | 第33-37页 |
| ·T-MMB传输标准及其LDPC码的结构分析 | 第37-40页 |
| ·T-MMB标准 | 第37-39页 |
| ·T-MMB标准中LDPC码的结构和特点分析 | 第39-40页 |
| ·本章小结 | 第40-41页 |
| 4 CMMB/T-MMB标准及其编译码仿真与FPGA实现 | 第41-65页 |
| ·译码参数的选择 | 第41-45页 |
| ·最大迭代次数的确定与性能比较 | 第41-42页 |
| ·量化比特数的确定与性能比较 | 第42-44页 |
| ·CMMB标准归一化因子α值的确定 | 第44-45页 |
| ·系统开发软件环境及设计特点 | 第45-46页 |
| ·LDPC码译码器整体设计及各子模块设计 | 第46-55页 |
| ·整体模块设计 | 第47-50页 |
| ·行迭代更新模块设计 | 第50-52页 |
| ·列迭代更新模块设计 | 第52页 |
| ·存储器模块设计 | 第52-53页 |
| ·判决输出模块设计 | 第53页 |
| ·码率选择设计 | 第53-54页 |
| ·时序设计 | 第54-55页 |
| ·T-MMB标准LDPC码译码器的设计 | 第55-58页 |
| ·CMMB中LDPC码的VHDL实现 | 第58-63页 |
| ·整体模块VHDL实现 | 第58页 |
| ·行迭代更新模块VHDL实现 | 第58-60页 |
| ·列迭代更新模块VHDL实现 | 第60页 |
| ·存储器模块VHDL实现 | 第60-62页 |
| ·判决输出模块VHDL实现 | 第62页 |
| ·仿真和时序 | 第62-63页 |
| ·本章小结 | 第63-65页 |
| 5 CMMB标准中LDPC码译码器性能测试 | 第65-74页 |
| ·ALTERA EP2S60/EP2S180开发平台 | 第65-67页 |
| ·测试平台 | 第67-69页 |
| ·测试过程 | 第69-72页 |
| ·测试结果分析 | 第72-73页 |
| ·本章小结 | 第73-74页 |
| 6 结论 | 第74-75页 |
| 参考文献 | 第75-77页 |
| 作者简历 | 第77-79页 |
| 学位论文数据集 | 第79页 |