| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-17页 |
| ·课题背景和意义 | 第12-13页 |
| ·浮点乘法器研究现状 | 第13-15页 |
| ·研究内容 | 第15页 |
| ·论文结构 | 第15-17页 |
| 第二章 浮点乘法器结构 | 第17-32页 |
| ·浮点数的表示与运算 | 第17-19页 |
| ·IEEE-754 标准浮点数的表示格式 | 第18页 |
| ·浮点乘法的运算原理 | 第18-19页 |
| ·Booth算法 | 第19-22页 |
| ·Booth编码的基本原理 | 第19-21页 |
| ·改进的Booth编码 | 第21-22页 |
| ·乘法器部分积压缩 | 第22-27页 |
| ·加法器单元结构 | 第22-26页 |
| ·阵列结构部分积压缩 | 第26页 |
| ·树型结构部分积压缩 | 第26-27页 |
| ·超长加法器的设计 | 第27-29页 |
| ·串行进位加法器 | 第27-28页 |
| ·进位选择加法器 | 第28页 |
| ·并行进位加法器 | 第28-29页 |
| ·舍入与Sticky位计算方法 | 第29-30页 |
| ·IEEE-754 标准的舍入模式 | 第29-30页 |
| ·Sticky位的计算 | 第30页 |
| ·本章小结 | 第30-32页 |
| 第三章 X处理器的浮点乘法器性能瓶颈分析 | 第32-44页 |
| ·优化方法 | 第32-33页 |
| ·X处理器的浮点乘法器的总体结构 | 第33-34页 |
| ·从数据通路分析性能瓶颈 | 第34-38页 |
| ·部分积压缩结构 | 第35-37页 |
| ·部分积累加的加法器结构 | 第37-38页 |
| ·从综合结果分析性能瓶颈 | 第38-40页 |
| ·设计提速方案 | 第40-43页 |
| ·本章小结 | 第43-44页 |
| 第四章 X处理器的浮点乘法器核心模块定制设计与优化 | 第44-63页 |
| ·3-2 压缩器和 4-2 压缩器电路设计 | 第44-49页 |
| ·部分积累加电路设计 | 第49-54页 |
| ·136 位加法器的设计方案与依据 | 第49-51页 |
| ·136 位加法器的电路设计 | 第51-54页 |
| ·Sticky位计算的电路设计 | 第54页 |
| ·核心模块电路设计的功能验证 | 第54-56页 |
| ·65nm版图设计与模拟验证 | 第56-61页 |
| ·3-2 压缩器和4-2 压缩器的版图设计 | 第57-58页 |
| ·部分积累加的版图设计 | 第58-61页 |
| ·本章小结 | 第61-63页 |
| 第五章 X处理器的浮点乘法器的实现 | 第63-77页 |
| ·数据准备 | 第63-71页 |
| ·LEF视图提取 | 第63-65页 |
| ·时序模型的建立 | 第65-71页 |
| ·半定制与全定制结合设计流程 | 第71-75页 |
| ·浮点乘法器的综合 | 第71-74页 |
| ·布局布线 | 第74-75页 |
| ·实现结果 | 第75-76页 |
| ·本章小结 | 第76-77页 |
| 第六章 结束语 | 第77-79页 |
| ·全文工作总结 | 第77-78页 |
| ·未来工作展望 | 第78-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-84页 |
| 作者在学期间取得的学术成果 | 第84页 |