基于FPGA和SATA3.0接口的高速大容量存储系统的设计与实现
| 摘要 | 第4-5页 |
| abstract | 第5页 |
| 专用术语注释表 | 第8-10页 |
| 第一章 绪论 | 第10-19页 |
| 1.1 选题背景 | 第10-15页 |
| 1.1.1 存储接口的选择 | 第13-14页 |
| 1.1.2 存储介质的选择 | 第14-15页 |
| 1.2 研究意义 | 第15-16页 |
| 1.3 发展历程及国内外研究现状 | 第16-18页 |
| 1.4 课题主要工作 | 第18页 |
| 1.5 论文结构安排 | 第18-19页 |
| 第二章 SATA协议分析 | 第19-44页 |
| 2.1 SATA协议概述 | 第19-20页 |
| 2.2 物理层 | 第20-25页 |
| 2.2.1 物理层的功能 | 第20-21页 |
| 2.2.2 物理层结构 | 第21-22页 |
| 2.2.3 OOB信号 | 第22-25页 |
| 2.3 链路层 | 第25-31页 |
| 2.3.1 帧发送过程 | 第26-27页 |
| 2.3.2 帧接收过程 | 第27页 |
| 2.3.3 帧结构 | 第27-28页 |
| 2.3.4 CRC校验 | 第28页 |
| 2.3.5 扰码 | 第28页 |
| 2.3.6 8b/10b编码 | 第28-31页 |
| 2.4 传输层 | 第31-36页 |
| 2.4.1 FIS构建 | 第32页 |
| 2.4.2 FIS分解 | 第32-33页 |
| 2.4.3 FIS | 第33-36页 |
| 2.5 应用层 | 第36-42页 |
| 2.5.1 应用层的命令 | 第37-42页 |
| 2.6 本章小结 | 第42-44页 |
| 第三章 SATA3.0 读写控制器设计方案的选定 | 第44-52页 |
| 3.1 基于SATA3.0 的高速大容量存储方案 | 第44-45页 |
| 3.2 FPGA的选定 | 第45-47页 |
| 3.3 设计方案 | 第47-49页 |
| 3.4 设计平台简介 | 第49-51页 |
| 3.4.1 VHDL开发语言 | 第49页 |
| 3.4.2 Quartus II设计平台 | 第49-50页 |
| 3.4.3 ModelSim仿真平台 | 第50-51页 |
| 3.5 本章小结 | 第51-52页 |
| 第四章 基于FPGA的读写控制器设计 | 第52-77页 |
| 4.1 物理层 | 第52-57页 |
| 4.1.1 OOB信号 | 第56-57页 |
| 4.2 链路层 | 第57-66页 |
| 4.2.1 CRC校验 | 第62-65页 |
| 4.2.2 加扰/解扰 | 第65-66页 |
| 4.3 传输层 | 第66-76页 |
| 4.3.1 FIS封装 | 第72-75页 |
| 4.3.2 FIS解封 | 第75-76页 |
| 4.4 本章小结 | 第76-77页 |
| 第五章 测试与分析 | 第77-84页 |
| 5.1 软件仿真 | 第77页 |
| 5.2 收发器测试 | 第77页 |
| 5.3 CRC校验模块测试 | 第77-78页 |
| 5.4 扰码模块测试 | 第78-79页 |
| 5.5 封装、解封装模块测试 | 第79-80页 |
| 5.6 整体读写性能测试 | 第80-83页 |
| 5.7 本章小结 | 第83-84页 |
| 第六章 总结与展望 | 第84-85页 |
| 参考文献 | 第85-87页 |
| 附录1 攻读硕士学位期间参加的科研项目 | 第87-88页 |
| 致谢 | 第88页 |
