| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 研究背景与意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 论文主要内容及指标 | 第11-12页 |
| 1.4 论文结构 | 第12-13页 |
| 第二章 存储控制器及DRAMSim2模型 | 第13-27页 |
| 2.1 存储器简介 | 第13-18页 |
| 2.1.1 存储器的组织结构 | 第13-16页 |
| 2.1.2 存储器常见状态 | 第16-17页 |
| 2.1.3 LPDDR2存储器 | 第17-18页 |
| 2.2 存储控制器 | 第18-23页 |
| 2.2.1 存储控制器基本原理 | 第18-19页 |
| 2.2.2 地址映射机制 | 第19-20页 |
| 2.2.3 行缓冲管理机制 | 第20-21页 |
| 2.2.4 命令调度策略 | 第21-23页 |
| 2.3 存储控制器模型DRAMSIM2 | 第23-26页 |
| 2.3.1 DRAMSim2仿真模型概述 | 第23-24页 |
| 2.3.2 DRAMSim2控制器架构分析 | 第24-26页 |
| 2.4 本章小结 | 第26-27页 |
| 第三章 DRAMSim2模型误差分析 | 第27-47页 |
| 3.1 测试方案设计 | 第27-37页 |
| 3.1.1 Odroid-U3 DDR控制器介绍 | 第27-28页 |
| 3.1.2 Gem5模拟器与DRAMSim2的结合 | 第28-30页 |
| 3.1.3 Perf性能分析工具 | 第30-31页 |
| 3.1.4 Benchmark选择 | 第31-34页 |
| 3.1.5 测试方案 | 第34-37页 |
| 3.2 基础实验对比分析 | 第37-42页 |
| 3.2.1 计算密集型和访存密集型实验微架构参数对比分析 | 第37-41页 |
| 3.2.2 Lmbench访存延迟和带宽测试实验分析 | 第41-42页 |
| 3.3 误差来源分析 | 第42-45页 |
| 3.3.1 Gem5高层模型访存Trace流误差分析 | 第42-43页 |
| 3.3.2 存储控制器总线接口模块误差分析 | 第43页 |
| 3.3.3 存储控制器访存命令调度模块误差分析 | 第43-44页 |
| 3.3.4 存储控制器存储接口模块误差分析 | 第44-45页 |
| 3.4 本章小结 | 第45-47页 |
| 第四章 DRAMSim2模型的适配与修正 | 第47-59页 |
| 4.1 总线接口模块修正 | 第47-48页 |
| 4.2 命令调度模块修正 | 第48-55页 |
| 4.2.1 地址映射机制的修正 | 第48-50页 |
| 4.2.2 命令调度策略建模 | 第50-55页 |
| 4.3 存储接口模块修正 | 第55-57页 |
| 4.4 本章小结 | 第57-59页 |
| 第五章 实验验证及结果分析 | 第59-69页 |
| 5.1 实验环境搭建 | 第59页 |
| 5.2 验证及结果分析 | 第59-64页 |
| 5.2.1 计算密集型和访存密集型应用微架构参数对比验证 | 第59-62页 |
| 5.2.2 Lmbench访存延迟和带宽的验证 | 第62-63页 |
| 5.2.3 设计指标对比验证 | 第63-64页 |
| 5.3 ANDROID应用访存特性分析 | 第64-67页 |
| 5.4 本章小结 | 第67-69页 |
| 第六章 总结与展望 | 第69-71页 |
| 6.1 总结 | 第69页 |
| 6.2 展望 | 第69-71页 |
| 致谢 | 第71-73页 |
| 参考文献 | 第73-75页 |
