基于FPGA的安全链路通信协议研究
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·选题背景 | 第7-10页 |
| ·基于 USB 的链路通信 | 第7页 |
| ·链路通信的信息安全需求 | 第7-8页 |
| ·硬件通信 AES 加密的优点 | 第8-10页 |
| ·研究现状 | 第10-11页 |
| ·论文主要工作 | 第11页 |
| ·论文章节安排 | 第11-13页 |
| 第二章 安全链路通信的关键技术 | 第13-33页 |
| ·USB 基本原理 | 第13-17页 |
| ·总线拓扑 | 第13-14页 |
| ·逻辑结构和端点 | 第14页 |
| ·编码方式 | 第14-15页 |
| ·传输类型 | 第15-16页 |
| ·USB 通信协议 | 第16-17页 |
| ·固件与 USB 枚举过程 | 第17-20页 |
| ·固件 | 第17-18页 |
| ·USB 设备枚举过程 | 第18-20页 |
| ·AES 算法 | 第20-29页 |
| ·AES 算法数学基础 | 第20-22页 |
| ·AES 描述 | 第22-24页 |
| ·AES 加密 | 第24-28页 |
| ·AES 解密 | 第28-29页 |
| ·AES 算法分析 | 第29-31页 |
| ·算法结构性质分析 | 第30页 |
| ·算法抗攻击性分析 | 第30-31页 |
| ·本章小结 | 第31-33页 |
| 第三章 基于 FPGA 的链路通信协议设计 | 第33-49页 |
| ·链路通信协议总体设计 | 第33-37页 |
| ·协议设计 | 第33-34页 |
| ·帧设计 | 第34-35页 |
| ·握手同步机制设计 | 第35页 |
| ·流量控制设计 | 第35-36页 |
| ·CRC 校验与重传设计 | 第36-37页 |
| ·链路通信协议的 FPGA 模块设计 | 第37-44页 |
| ·顶层模块 | 第38-39页 |
| ·USB 接口模块 | 第39-40页 |
| ·数据下行模块 | 第40-41页 |
| ·数据上传模块 | 第41-43页 |
| ·缓存模块 | 第43-44页 |
| ·基于 FPGA 的 USB 接口 | 第44-47页 |
| ·固件与 FPGA 的时序关系 | 第45页 |
| ·固件与 FPGA 连接 | 第45-47页 |
| ·本章小结 | 第47-49页 |
| 第四章 基于 FPGA 的链路通信协议实现 | 第49-55页 |
| ·顶层模块实现 | 第49页 |
| ·USB 接口模块实现 | 第49-50页 |
| ·数据下行模块实现 | 第50-51页 |
| ·数据上传模块实现 | 第51-52页 |
| ·缓存模块实现 | 第52-53页 |
| ·连通实现 | 第53-54页 |
| ·本章小结 | 第54-55页 |
| 第五章 链路通信协议安全设计与实现 | 第55-73页 |
| ·AES 模块设计 | 第55-61页 |
| ·AES 顶层模块的设计 | 第57页 |
| ·加解密字节代换的设计 | 第57-58页 |
| ·加解密行移位的设计 | 第58-59页 |
| ·加解密列混合的设计 | 第59-60页 |
| ·轮密钥加的设计 | 第60页 |
| ·密钥扩展模块的设计 | 第60-61页 |
| ·AES 加密解密实现 | 第61-68页 |
| ·AES 顶层模块实现 | 第61-62页 |
| ·加密过程的实现 | 第62-66页 |
| ·解密过程的实现 | 第66-67页 |
| ·密钥扩展模块的实现 | 第67-68页 |
| ·安全链路通信协议验证与测试 | 第68-72页 |
| ·验证测试环境 | 第68页 |
| ·AES 模块验证流程及参数设定 | 第68-69页 |
| ·AES 模块验证结果 | 第69-70页 |
| ·安全链路通信协议验证方案 | 第70页 |
| ·安全链路通信协议验证结果 | 第70-72页 |
| ·本章小结 | 第72-73页 |
| 第六章 结束语 | 第73-75页 |
| ·工作总结 | 第73页 |
| ·展望 | 第73-75页 |
| 致谢 | 第75-77页 |
| 参考文献 | 第77-81页 |
| 攻读硕士期间参与的科研工作 | 第81-83页 |
| 附录 A 加密解密 S盒表 | 第83-84页 |
| 附录 B 开发板 FPGA 芯片 | 第84-85页 |
| 附录 C 链路通信实现实物连接图 | 第85-86页 |
