| 摘要 | 第1-6页 |
| ABSTRACT | 第6-8页 |
| 目录 | 第8-10页 |
| 第一章 绪论 | 第10-20页 |
| ·背景 | 第10-17页 |
| ·传统CPU的优缺点 | 第10-11页 |
| ·硬件加速电路以及可重构计算的可行性 | 第11-14页 |
| ·Cache原理及应用 | 第14-15页 |
| ·软件算法在FPGA上的运行 | 第15页 |
| ·FPGA技术简介 | 第15-16页 |
| ·Xilinx公司FPGA及其开发工具 | 第16-17页 |
| ·研究范围和主要内容 | 第17-19页 |
| ·研究目标 | 第17-18页 |
| ·拟实现的问题 | 第18-19页 |
| ·组织结构 | 第19-20页 |
| 第二章 基于V-5系列FPGA的D-RAM实现处理器CACHE | 第20-29页 |
| ·D-RAM介绍及接口定义 | 第20-22页 |
| ·利用D-RAM阵列实现Cache | 第22-24页 |
| ·FPGA实现的可重构cache技术特性 | 第24-26页 |
| ·可重构过程的重配置cache技术的研究现状 | 第26-29页 |
| 第三章 基于FPGA的DDR2-SDRAM控制单元的实现 | 第29-44页 |
| ·DDR2-SDRAM简介 | 第29-30页 |
| ·DDR2-SDRAM的控制方式与命令模式 | 第30-32页 |
| ·DDR2-SDRAM的读写操作 | 第32-33页 |
| ·硬件描述语言(VHDL)实现DDR2控制单元 | 第33-44页 |
| 第四章 软件算法的硬件语言实现 | 第44-54页 |
| ·软件算法的硬件实现 | 第44-47页 |
| ·算法的并行度挖掘 | 第44-46页 |
| ·硬件库的建立 | 第46-47页 |
| ·Laplace方程的原理与应用 | 第47-49页 |
| ·Laplace方程的FPGA实现 | 第49-54页 |
| 第五章 LAPLACE算法在256M数据集的实现 | 第54-65页 |
| ·Laplace算法与cache的通信原理 | 第54页 |
| ·Cache与DDR2的通信以及实现方式 | 第54-62页 |
| ·Cache与DDR2通信接口定义 | 第54-57页 |
| ·FIFO的基本原理以及实现 | 第57-59页 |
| ·通过FIFO实现Cache与DDR2的通信 | 第59-60页 |
| ·Cache访问DDR2的地址映射机制 | 第60-62页 |
| ·Laplace算法在256M DDR2-SDRAM上的实现 | 第62-65页 |
| 第六章 性能测试及结果分析 | 第65-73页 |
| ·传统软件语言执行Laplace算法的速率 | 第65-66页 |
| ·Cache访问DDR2算法的性能参数 | 第66-70页 |
| ·Testbench的编写测试 | 第66-67页 |
| ·测试数据 | 第67-69页 |
| ·试验数据分析 | 第69-70页 |
| ·Laplace方程在扩展数据集上的实现速率 | 第70-71页 |
| ·Laplace在16K数据集上的性能参数 | 第70页 |
| ·Laplace在256M数据集上的测试数据 | 第70-71页 |
| ·试验数据分析 | 第71页 |
| ·FPGA内部资源占用情况 | 第71-73页 |
| 第七章 结论与展望 | 第73-75页 |
| 参考文献 | 第75-76页 |
| 致谢 | 第76-77页 |
| 作者攻读学位期间发表的学术论文目录 | 第77页 |
