NP与PHY通信的FPGA实现
| 第一章 绪论 | 第1-17页 |
| ·课题背景与来源 | 第9-10页 |
| ·相关技术的发展动态 | 第10-15页 |
| ·POS 技术概述 | 第10-12页 |
| ·电子系统的设计发展 | 第12-14页 |
| ·可编程器件的发展 | 第14-15页 |
| ·论文采用的技术及实现手段 | 第15-16页 |
| ·采用的设计手段 | 第15页 |
| ·采用 FPGA 为系统的实现手段 | 第15-16页 |
| ·论文的研究工作和论文章节安排 | 第16-17页 |
| 第二章 NP 与 PHY 通信任务与硬件方案设计 | 第17-23页 |
| ·NP 与 PHY 通信任务 | 第17-18页 |
| ·NP 与 PHY 通信硬件方案设计 | 第18页 |
| ·NP 与 PHY 通信关键部件 | 第18-23页 |
| ·NP 介绍(BCM1250) | 第18-20页 |
| ·POS-PHY 接口 | 第20-21页 |
| ·SSRAM | 第21-22页 |
| ·FPGA | 第22-23页 |
| 第三章 Verilog HDL 语言设计方法 | 第23-33页 |
| ·硬件描述语言 HDL | 第23-24页 |
| ·Verilog HDL 语言简介 | 第24-27页 |
| ·Verilog HDL 的产生及发展 | 第24-25页 |
| ·Verilog HDL 语言的基本结构 | 第25-26页 |
| ·Verilog HDL 语言设计方法的优点 | 第26-27页 |
| ·Verilog HDL 语言设计流程 | 第27-29页 |
| ·自顶向下(TOP-DOWN)设计的基本概念 | 第27-28页 |
| ·具体模块的设计编译和仿真的过程 | 第28-29页 |
| ·面向综合的 Verilog HDL 设计技术 | 第29-33页 |
| ·减少关键信号通道的逻辑层次 | 第29-30页 |
| ·共享硬件资源 | 第30页 |
| ·避免出现不必要的锁存器 | 第30-33页 |
| 第四章 FPGA 器件简介 | 第33-41页 |
| ·FPGA 简介 | 第33-34页 |
| ·SPARTAN-IIE 系列的特点 | 第34-35页 |
| ·SPARTAN-IIE 系列结构 | 第35-41页 |
| ·SPARTAN-IIE 阵列 | 第35页 |
| ·输入输出模块 | 第35-37页 |
| ·可配置逻辑块(CLB) | 第37-39页 |
| ·可编程的布线资源 | 第39-40页 |
| ·延迟锁相环(DLL) | 第40-41页 |
| 第五章 NTP 通信逻辑设计 | 第41-64页 |
| ·NTP 总体方案及体系结构 | 第41-47页 |
| ·NTP 体系结构设计 | 第41-43页 |
| ·NTP 与外部器件接口时序 | 第43-45页 |
| ·寄存器定义 | 第45-47页 |
| ·模块设计 | 第47-64页 |
| ·上行模块 RX_MODULE 的设计 | 第47-55页 |
| ·功能要求 | 第47页 |
| ·接口时序 | 第47-48页 |
| ·RX_MODULE 模块设计 | 第48-55页 |
| ·PRX 模块设计 | 第48-49页 |
| ·RBM 模块设计 | 第49-51页 |
| ·RQM 模块设计 | 第51-53页 |
| ·SRM_INTF 模块设计(上下行共用) | 第53-54页 |
| ·NTX 模块设计 | 第54-55页 |
| ·下行模块 TX_MODULE 的设计 | 第55-62页 |
| ·功能要求 | 第55-56页 |
| ·接口时序 | 第56页 |
| ·TX_MODULE 模块设计 | 第56-62页 |
| ·NRX 模块设计 | 第56-58页 |
| ·TBM 模块设计 | 第58-59页 |
| ·TQM 模块设计 | 第59-61页 |
| ·PTX 模块设计 | 第61-62页 |
| ·CPU 接口单元模块设计 | 第62-64页 |
| 第六章 系统的验证 | 第64-72页 |
| ·系统的验证 | 第64-68页 |
| ·系统验证的目的和手段 | 第64-65页 |
| ·系统功能仿真方法和测试基准程序设计 | 第65-68页 |
| ·上行模块RX_MODUEL 功能验证 | 第68页 |
| ·CPU 接口单元的功能验证 | 第68-70页 |
| ·NP 与PHY 通信的系统验证 | 第70-72页 |
| 结束语 | 第72-73页 |
| 缩略语 | 第73-74页 |
| 参考文献 | 第74-76页 |
| 致谢 | 第76-77页 |
| 个人简历 | 第77页 |
