| 目 录 | 第1-7页 |
| 摘 要 | 第7-8页 |
| Abstract | 第8-9页 |
| 第一章 引 言 | 第9-19页 |
| ·课题背景和研究现状 | 第9页 |
| ·系统简介 | 第9-17页 |
| ·10-40 Gbps光纤通信 | 第9-11页 |
| ·万兆以太网 | 第11-15页 |
| ·千兆以太网 | 第15-17页 |
| ·基金和项目支持 | 第17页 |
| ·论文组织 | 第17-19页 |
| 第二章 超高速时钟产生/倍频和时钟恢复电路的基本原理 | 第19-40页 |
| ·锁相环 | 第19-28页 |
| ·模拟锁相环(APLL) | 第19-26页 |
| ·电荷泵结构的锁相环(CPPLL) | 第26-28页 |
| ·频率合成(时钟产生/倍频) | 第28-29页 |
| ·时钟恢复 | 第29-32页 |
| ·关于NRZ数据 | 第29-31页 |
| ·时钟恢复电路结构 | 第31-32页 |
| ·噪声分析 | 第32-40页 |
| 第三章 千兆以太网时钟产生/倍频芯片的设计与实现 | 第40-57页 |
| ·设计目标 | 第40页 |
| ·方案设计 | 第40-41页 |
| ·单元电路设计与仿真 | 第41-50页 |
| ·低噪声CMOS环形压控振荡器的设计 | 第41-46页 |
| ·分频器电路的设计 | 第46-48页 |
| ·预分频器电路 | 第46-47页 |
| ·主分频器电路 | 第47-48页 |
| ·鉴频鉴相单元 | 第48页 |
| ·电荷泵与环路滤波器设计 | 第48-50页 |
| ·电荷泵 | 第49-50页 |
| ·环路滤波器 | 第50页 |
| ·四阶PLL环路的分析 | 第50-51页 |
| ·系统仿真 | 第51-52页 |
| ·芯片版图设计 | 第52-53页 |
| ·芯片照片和测试结果 | 第53-55页 |
| ·在晶圆测试 | 第53-54页 |
| ·键合闭环测试 | 第54-55页 |
| ·测试结果分析 | 第55页 |
| ·小结 | 第55-57页 |
| 第四章 适用于万兆以太网10GBASE-X的CMOS环形压控振荡器芯片的设计与实现 | 第57-64页 |
| ·设计目标 | 第57页 |
| ·电路结构设计 | 第57-59页 |
| ·延时单元和环路结构 | 第57-58页 |
| ·输出驱动方式 | 第58-59页 |
| ·电路仿真和芯片版图设计 | 第59-61页 |
| ·电路仿真 | 第59-60页 |
| ·芯片版图设计 | 第60-61页 |
| ·芯片照片和测试结果 | 第61-62页 |
| ·在晶圆测试结果 | 第61-62页 |
| ·芯片键合测试 | 第62页 |
| ·测试结果分析 | 第62页 |
| ·小结 | 第62-64页 |
| 第五章 7.2 GHz超高速锁相环芯片的设计与实现 | 第64-72页 |
| ·设计目标 | 第64页 |
| ·关于法国OMMIC 0.2 μm GaAs PHEMT 工艺 | 第64-65页 |
| ·环路结构设计 | 第65页 |
| ·部分单元电路 | 第65-68页 |
| ·输入输出缓冲电路 | 第65-66页 |
| ·鉴相器电路的设计 | 第66-67页 |
| ·压控振荡器 | 第67-68页 |
| ·环路建模、参数设置及稳定性分析 | 第68-69页 |
| ·版图 | 第69页 |
| ·芯片照片和测试结果 | 第69-71页 |
| ·小结 | 第71-72页 |
| 第六章 10 GHz双环路时钟恢复芯片的设计与实现 | 第72-98页 |
| ·芯片设计流程 | 第72页 |
| ·研究现状 | 第72-73页 |
| ·设计目标 | 第73页 |
| ·方案设计--一种改进的双环路时钟恢复解决方案 | 第73-80页 |
| ·关于参考时钟 | 第73-74页 |
| ·传统模拟锁相环式高速时钟恢复方案及其缺陷 | 第74-75页 |
| ·传统的双环路时钟恢复方案 | 第75-76页 |
| ·关于‘锁定区域’-一种有效拓宽APLL实际锁定范围的方法 | 第76-77页 |
| ·一种改进的双环路时钟恢复解决方案 | 第77-80页 |
| ·关于工艺 | 第80页 |
| ·部分单元电路的设计 | 第80-89页 |
| ·鉴相器电路的设计 | 第80-81页 |
| ·压控振荡器电路的设计 | 第81-84页 |
| ·直流缓冲-加法-放大电路的设计 | 第84-87页 |
| ·GaAs差分-单端转换电路 | 第84-85页 |
| ·改进的直流缓冲-加法-放大电路 | 第85-87页 |
| ·环路低通滤波器 | 第87页 |
| ·分频器的设计 | 第87-88页 |
| ·SCFL逻辑带有复位端的D触发器 | 第88-89页 |
| ·电荷泵 | 第89页 |
| ·输入输出接口电路 | 第89页 |
| ·系统仿真 | 第89-93页 |
| ·鉴相环路(PLL)的仿真 | 第90-91页 |
| ·关于锁相环路‘锁定区域’的仿真验证--锁定范围拓宽后的APLL | 第91-92页 |
| ·基于电荷泵锁相环的10 GHz时钟产生电路 | 第92-93页 |
| ·系统仿真结果 | 第93页 |
| ·版图设计 | 第93-95页 |
| ·芯片测试方法及测试步骤设计 | 第95-96页 |
| ·芯片照片和初步测试结果 | 第96-97页 |
| ·小结 | 第97-98页 |
| 第七章 结 论 | 第98-99页 |
| 致 谢 | 第99-100页 |
| 参考文献 | 第100-102页 |
