基于FPGA的DDR2 SDRAM UDIMM内存故障注入工具的设计
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第1章 绪论 | 第7-12页 |
| ·课题背景 | 第7-8页 |
| ·课题来源 | 第7页 |
| ·高端容错计算机 | 第7-8页 |
| ·高端容错计算机可用性的评测 | 第8页 |
| ·容错机制的评测 | 第8-10页 |
| ·容错评测的基本方法 | 第8-9页 |
| ·故障注入的重要性 | 第9-10页 |
| ·内存故障注入的意义 | 第10页 |
| ·论文结构 | 第10-12页 |
| 第2章 故障注入技术与DDR2 内存 | 第12-29页 |
| ·故障注入技术的研究 | 第12-18页 |
| ·故障注入的环境 | 第12-13页 |
| ·故障注入的分类与层次 | 第13-14页 |
| ·常见的硬件故障注入技术 | 第14-17页 |
| ·硬件故障注入技术研究现状 | 第17-18页 |
| ·高速管脚级硬件故障注入的难点 | 第18-21页 |
| ·DDR2 内存简介 | 第21-28页 |
| ·DDR2 内存的概念 | 第21-22页 |
| ·DDR2 内存的控制命令与状态 | 第22-23页 |
| ·DDR2 内存的主要时序 | 第23-28页 |
| ·本章小结 | 第28-29页 |
| 第3章 DDR2 内存故障注入工具的设计 | 第29-45页 |
| ·总体设计 | 第29-30页 |
| ·功能设计 | 第29页 |
| ·结构设计 | 第29-30页 |
| ·截获高速DDR2 内存数据的关键技术 | 第30-35页 |
| ·DDR2 数据传输的特点 | 第30-31页 |
| ·截获数据的基本方案 | 第31-33页 |
| ·前同步码与后同步码的识别 | 第33-34页 |
| ·其他辅助技术 | 第34-35页 |
| ·注入器端的设计 | 第35-43页 |
| ·通讯模块 | 第35-36页 |
| ·主控模块 | 第36-39页 |
| ·同步控制模块 | 第39-40页 |
| ·注入及结果回收模块 | 第40-43页 |
| ·宿主机软件的设计 | 第43-44页 |
| ·本章小结 | 第44-45页 |
| 第4章 DDR2 内存故障注入工具的实现 | 第45-70页 |
| ·注入器端的实现 | 第45-63页 |
| ·通讯模块 | 第45-50页 |
| ·主控模块 | 第50-54页 |
| ·同步控制模块 | 第54-58页 |
| ·注入及结果回收模块 | 第58-62页 |
| ·注入器端的实现结果 | 第62-63页 |
| ·注入器功能的验证 | 第63-68页 |
| ·宿主机软件的实现 | 第68-69页 |
| ·本章小结 | 第69-70页 |
| 结论 | 第70-71页 |
| 参考文献 | 第71-76页 |
| 致谢 | 第76页 |
