| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-19页 |
| 1.1 课题研究背景与意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-17页 |
| 1.2.1 深度学习算法模型量化 | 第11-13页 |
| 1.2.2 基于FPGA的深度学习算法移植 | 第13-16页 |
| 1.2.3 国内外研究存在的问题 | 第16-17页 |
| 1.3 主要工作及贡献 | 第17页 |
| 1.4 论文章节安排 | 第17-19页 |
| 第二章 深度学习算法硬件加速理论 | 第19-34页 |
| 2.1 卷积神经网络基本结构 | 第19-23页 |
| 2.1.1 卷积层 | 第19-20页 |
| 2.1.2 池化层 | 第20-21页 |
| 2.1.3 激活函数 | 第21-22页 |
| 2.1.4 全连接层 | 第22-23页 |
| 2.1.5 Softmax函数 | 第23页 |
| 2.1.6 批归一化 | 第23页 |
| 2.2 模型量化理论 | 第23-26页 |
| 2.2.1 权值共享 | 第24页 |
| 2.2.2 权值精简 | 第24-26页 |
| 2.3 硬件选型 | 第26-31页 |
| 2.3.1 FPGA与 GPU性能对比 | 第27-28页 |
| 2.3.2 ZCU102 评估板简介 | 第28-31页 |
| 2.4 FPGA实现深度学习算法的挑战 | 第31-33页 |
| 2.5 本章小结 | 第33-34页 |
| 第三章 深度学习算法在FPGA上的移植优化研究 | 第34-57页 |
| 3.1 引言 | 第34页 |
| 3.2 VGG-16 模型量化 | 第34-37页 |
| 3.2.1 VGG-16 模型简介 | 第34-35页 |
| 3.2.2 VGG-16 模型量化 | 第35-37页 |
| 3.3 基于HLS在 FPGA上的并行优化技术 | 第37-44页 |
| 3.3.1 HLS并行加速模型 | 第38-40页 |
| 3.3.2 HLS并行加速优化技术 | 第40-44页 |
| 3.4 基于FPGA的 VGG-16 算法移植设计 | 第44-53页 |
| 3.4.1 基于FPGA的深度学习算法加速架构 | 第44-45页 |
| 3.4.2 基于HLS的卷积层优化 | 第45-50页 |
| 3.4.3 基于HLS的全连接层优化 | 第50-52页 |
| 3.4.4 基于ZCU102 评估板的VGG-16 算法实现 | 第52-53页 |
| 3.5 结果与分析 | 第53-56页 |
| 3.6 本章小结 | 第56-57页 |
| 第四章 二值深度学习算法在FPGA上的移植优化研究 | 第57-71页 |
| 4.1 引言 | 第57页 |
| 4.2 二值神经网络 | 第57-63页 |
| 4.2.1 神经网络模型参数二值化 | 第57-58页 |
| 4.2.2 Sign导函数优化 | 第58-59页 |
| 4.2.3 乘法优化 | 第59-61页 |
| 4.2.4 二值神经网络训练 | 第61-63页 |
| 4.3 基于FPGA的二值VGG算法移植 | 第63-68页 |
| 4.3.1 VGG二值化神经网络系统框架 | 第63页 |
| 4.3.2 二值VGG算法移植优化 | 第63-68页 |
| 4.4 结果与分析 | 第68-70页 |
| 4.5 本章小结 | 第70-71页 |
| 第五章 总结与展望 | 第71-72页 |
| 5.1 全文总结 | 第71页 |
| 5.2 未来工作展望 | 第71-72页 |
| 致谢 | 第72-73页 |
| 参考文献 | 第73-77页 |
| 附录 | 第77-81页 |
| 攻硕期间取得的研究成果 | 第81页 |
