高密度组装的数字T/R组件的技术研究
摘要 | 第5-6页 |
Abstract | 第6-7页 |
第一章 绪论 | 第11-14页 |
1.1 研究背景 | 第11-12页 |
1.2 发展现状 | 第12-13页 |
1.3 文章结构安排 | 第13-14页 |
第二章 高密度组装数字TR组件关键技术 | 第14-23页 |
2.1 数字TR组件介绍 | 第14-15页 |
2.2 数字TR组件发射通道DDS技术 | 第15-17页 |
2.3 数字TR组件接收通道DDC技术 | 第17-20页 |
2.3.1 DDC基本原理 | 第17-19页 |
2.3.2 窄带DDC实现结构介绍 | 第19页 |
2.3.3 宽带DDC实现结构介绍 | 第19-20页 |
2.4 高密度集成技术研究 | 第20-22页 |
2.4.1 MCM封装技术介绍 | 第20-21页 |
2.4.2 LTCC工艺介绍 | 第21-22页 |
2.5 本章小结 | 第22-23页 |
第三章 硬件电路设计 | 第23-42页 |
3.1 系统总体方案 | 第23-24页 |
3.2 FPGA电路设计 | 第24-28页 |
3.2.1 FPGA简介 | 第24页 |
3.2.2 器件选型 | 第24-25页 |
3.2.3 外围电路设计 | 第25-28页 |
3.3 AD部分电路设计 | 第28-30页 |
3.3.1 芯片选型 | 第28-29页 |
3.3.2 原理电路设计 | 第29-30页 |
3.4 DDS电路设计 | 第30-34页 |
3.4.1 芯片简介 | 第30-31页 |
3.4.2 端口连接关系 | 第31-32页 |
3.4.3 外围电路设计 | 第32-34页 |
3.5 存储器模块设计 | 第34-36页 |
3.5.1 存储方案选择 | 第34页 |
3.5.2 外围电路设计 | 第34-36页 |
3.6 光纤高速串行收发模块设计 | 第36-38页 |
3.6.1 硬件方案 | 第36页 |
3.6.2 具体电路设计 | 第36-38页 |
3.7 时钟同步电路设计 | 第38-40页 |
3.7.1 FPGA时钟电路 | 第38页 |
3.7.2 接收双通道的同步时钟电路 | 第38-39页 |
3.7.3 发射通道同步时钟电路 | 第39-40页 |
3.8 电源电路设计分析 | 第40-41页 |
3.8.1 需求分析 | 第40页 |
3.8.2 方案设计 | 第40-41页 |
3.9 本章小结 | 第41-42页 |
第四章 高密度组装版图结构工艺研究 | 第42-56页 |
4.1 基于LTCC工艺的 3D_MCM封装 | 第42-43页 |
4.2 系统指标及规格 | 第43页 |
4.2.1 系统集成关键指标 | 第43页 |
4.2.2 系统整体物理规格 | 第43页 |
4.3 数字TR组件器件板层结构和版图设计 | 第43-50页 |
4.3.1 子模块层叠结构布局 | 第43-47页 |
4.3.2 基板内部区域划分 | 第47页 |
4.3.3 基板内部层叠结构 | 第47-48页 |
4.3.4 版图布线 | 第48-50页 |
4.4 LTCC工艺设计 | 第50-53页 |
4.4.1 基板材料选择 | 第50-51页 |
4.4.2 制作工艺流程 | 第51-53页 |
4.5 设计中需要考虑的因素 | 第53-55页 |
4.5.1 可分块调试设计 | 第53-54页 |
4.5.2 信号完整性 | 第54页 |
4.5.3 散热问题 | 第54页 |
4.5.4 可靠性 | 第54-55页 |
4.6 本章小结 | 第55-56页 |
第五章 程序设计及系统模块电路功能验证 | 第56-76页 |
5.1 接收通道验证 | 第56-65页 |
5.1.1 宽带DDC设计 | 第56-59页 |
5.1.2 窄带DDC设计 | 第59-62页 |
5.1.3 测试流程 | 第62-65页 |
5.2 发射通道验证 | 第65-70页 |
5.2.1 方案及程序设计 | 第65-67页 |
5.2.2 测试流程 | 第67-70页 |
5.3 存储器模块功能验证调试 | 第70-73页 |
5.3.1 IP核程序设计 | 第70-73页 |
5.3.2 读写功能测试结果 | 第73页 |
5.4 光接口模块功能验证调试 | 第73-75页 |
5.5 本章小结 | 第75-76页 |
第六章 总结与展望 | 第76-78页 |
6.1 本文总结 | 第76页 |
6.2 后续工作展望 | 第76-78页 |
致谢 | 第78-79页 |
参考文献 | 第79-81页 |
在校期间研究成果 | 第81-82页 |