| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第12-17页 |
| 1.1 课题背景及意义 | 第12-15页 |
| 1.2 RS 码的发展及应用 | 第15页 |
| 1.3 研究内容及工作安排 | 第15-17页 |
| 第二章 纠错码简介 | 第17-26页 |
| 2.1 纠错码介绍 | 第17-20页 |
| 2.1.1 编码定理 | 第17-18页 |
| 2.1.2 译码原理 | 第18页 |
| 2.1.3 差错控制技术 | 第18-20页 |
| 2.1.4 纠错码的分类 | 第20页 |
| 2.2 纠错码数学编解码基本概念介绍 | 第20-26页 |
| 2.2.1 群，环，域 | 第20-21页 |
| 2.2.2 伽罗华域的码元多项式表示 | 第21-22页 |
| 2.2.3 线性分组码 | 第22页 |
| 2.2.4 循环码 | 第22-23页 |
| 2.2.5 BCH 码 | 第23-24页 |
| 2.2.6 RS 码 | 第24-26页 |
| 第三章 RS 编解码器算法的 C 实现以及验证 | 第26-41页 |
| 3.1 伽罗瓦有限域基本运算单元实现 | 第26-29页 |
| 3.1.1 有限域加法器 | 第26页 |
| 3.1.2 有限域乘法器 | 第26-29页 |
| 3.2 RS 编码器的 C 实现 | 第29-32页 |
| 3.3 RS 解码器的 C 实现 | 第32-38页 |
| 3.3.1 校正子的计算 | 第32-33页 |
| 3.3.2 KES 关键方程求解 | 第33-37页 |
| 3.3.3 错误位置多项式求解 | 第37-38页 |
| 3.3.4 错误值多项式求解 | 第38页 |
| 3.4 C 模型的验证 | 第38-41页 |
| 第四章 多模式可配置的 RS 解码器优化硬件实现 | 第41-66页 |
| 4.1 伽罗瓦有限域乘法电路实现 | 第41-47页 |
| 4.2 设计框架图 | 第47-50页 |
| 4.2.1 I/O 端口说明 | 第48页 |
| 4.2.2 扩展性说明 | 第48-50页 |
| 4.3 Syndrome 硬件电路实现 | 第50-51页 |
| 4.4 求解关键方程 | 第51-56页 |
| 4.5 钱氏搜索 | 第56-58页 |
| 4.6 Foney Algorithm | 第58-59页 |
| 4.7 硬件优化设计 | 第59-62页 |
| 4.7.1 CS,FA,Syndrome 电路优化 | 第59-60页 |
| 4.7.2 KES 部分电路优化 | 第60-62页 |
| 4.8 功耗优化 | 第62-66页 |
| 4.8.1 低功耗设计方案 | 第63-64页 |
| 4.8.2 RS 解码器低功耗设计 | 第64-66页 |
| 第五章 软硬件协同验证 | 第66-79页 |
| 5.1 DPI 基本知识介绍 | 第66-68页 |
| 5.2 基于 DPI 方法的验证平台的搭建 | 第68-69页 |
| 5.3 接口定义 | 第69-70页 |
| 5.4 DUT 测试激励输入及输出采集 | 第70-71页 |
| 5.5 TestPlan | 第71-72页 |
| 5.6 测试结果 | 第72-75页 |
| 5.6.1 Mode0 random 测试激励与结果 | 第73-74页 |
| 5.6.2 Mode1 random 测试激励与结果 | 第74-75页 |
| 5.6.3 Mode2 random 测试激励与结果 | 第75页 |
| 5.7 Random 测试结果 | 第75-79页 |
| 5.7.1 测试激励数目及结果 | 第76-77页 |
| 5.7.2 代码覆盖率 | 第77-78页 |
| 5.7.3 功能覆盖率 | 第78-79页 |
| 第六章 FPGA 硬件测试 | 第79-83页 |
| 6.1 FPGA 测试流程 | 第80-81页 |
| 6.2 RS(240,192)FPGA 测试结果 | 第81页 |
| 6.3 RS(240,224) FPGA 测试结果 | 第81-82页 |
| 6.4 RS(204,188) FPGA 测试结果 | 第82-83页 |
| 第七章 结论和总结 | 第83-84页 |
| 致谢 | 第84-85页 |
| 参考文献 | 第85-88页 |
| 攻硕期间取得的研究成果 | 第88-89页 |
