RS译码加速器的实现
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 绪论 | 第9-14页 |
| ·论文选题 | 第9-12页 |
| ·课题的研究背景 | 第9-10页 |
| ·国内外研究现状 | 第10-12页 |
| ·本论文结构安排 | 第12-13页 |
| ·本章小结 | 第13-14页 |
| 第二章 差错控制系统概述 | 第14-19页 |
| ·数字通信系统的组成 | 第14-15页 |
| ·差错控制系统分类 | 第15-17页 |
| ·纠错码的分类 | 第17-18页 |
| ·本章小结 | 第18-19页 |
| 第三章 RS译码理论基础 | 第19-31页 |
| ·群 | 第19页 |
| ·域 | 第19-21页 |
| ·线性分组码 | 第21-25页 |
| ·基本概念 | 第21-22页 |
| ·生成矩阵和监督矩阵 | 第22-24页 |
| ·系统码的编码和译码 | 第24-25页 |
| ·循环码 | 第25-29页 |
| ·基本概念 | 第25-26页 |
| ·多项式描述 | 第26-27页 |
| ·生成多项式与生成矩阵 | 第27-28页 |
| ·监督多项式与监督矩阵 | 第28-29页 |
| ·BCH码 | 第29-30页 |
| ·本章小结 | 第30-31页 |
| 第四章 RS译码加速器算法与实现分析 | 第31-43页 |
| ·RS译码算法分析 | 第31-36页 |
| ·RS译码加速器实现分析 | 第36-42页 |
| ·本章小结 | 第42-43页 |
| 第五章 RS译码加速器硬件实现 | 第43-57页 |
| ·伽罗华域运算的实现 | 第43-48页 |
| ·RS纠错实现 | 第48-53页 |
| ·校正子的计算 | 第49-50页 |
| ·求解错误位置多项式 | 第50-51页 |
| ·错误位置数的计算和纠错 | 第51-53页 |
| ·波形信号 | 第53-54页 |
| ·输入时序图 | 第53页 |
| ·输出时序图 | 第53-54页 |
| ·FPGA综合结果 | 第54-56页 |
| ·FPGA | 第54-56页 |
| ·综合结果 | 第56页 |
| ·本章小结 | 第56-57页 |
| 第六章 结果与展望 | 第57-58页 |
| 参考文献 | 第58-61页 |
| 致谢 | 第61-62页 |
| 作者攻读硕士学位期间发表的学术论文目录 | 第62页 |
