基于性能计数器的Cache侧信道攻击检测研究
| 致谢 | 第5-6页 |
| 摘要 | 第6-7页 |
| ABSTRACT | 第7-8页 |
| 1 引言 | 第11-17页 |
| 1.1 研究背景及研究意义 | 第11-13页 |
| 1.2 相关领域的研究现状 | 第13-15页 |
| 1.2.1 Cache侧信道攻击研究现状 | 第13-14页 |
| 1.2.2 Cache侧信道攻击检测研究现状 | 第14-15页 |
| 1.3 研究目标与主要内容 | 第15-16页 |
| 1.4 论文的组织结构 | 第16-17页 |
| 2 关键技术 | 第17-26页 |
| 2.1 侧信道攻击 | 第17-19页 |
| 2.1.1 传统密码分析与侧信道攻击 | 第17-19页 |
| 2.1.2 侧信道攻击步骤 | 第19页 |
| 2.2 CACHE侧信道攻击 | 第19-22页 |
| 2.2.1 CPU缓存结构以及与主存的映射关系 | 第19-21页 |
| 2.2.2 Cache侧信道攻击原理 | 第21-22页 |
| 2.3 高速缓冲寄存器TLB | 第22-24页 |
| 2.4 性能计数器 | 第24-25页 |
| 2.5 本章小结 | 第25-26页 |
| 3 基于HPC的CACHE侧信道攻击特征分析 | 第26-35页 |
| 3.1 CACHE侧信道攻击过程分析 | 第26-29页 |
| 3.1.1 Flush+Reload | 第26-27页 |
| 3.1.2 Prime+Probe | 第27-28页 |
| 3.1.3 Evict+Time | 第28-29页 |
| 3.2 CACHE侧信道攻击特征分析 | 第29-32页 |
| 3.2.1 特征指标选择 | 第29页 |
| 3.2.2 特征分析 | 第29-32页 |
| 3.3 性能计数器数据采集算法 | 第32-34页 |
| 3.4 本章小结 | 第34-35页 |
| 4 攻击检测系统设计与实现 | 第35-50页 |
| 4.1 系统简介 | 第35页 |
| 4.2 程序特征数据采集设计 | 第35-38页 |
| 4.3 检测系统设计 | 第38-42页 |
| 4.3.1 系统扫描 | 第39-40页 |
| 4.3.2 特征采集 | 第40页 |
| 4.3.3 攻击判断 | 第40-41页 |
| 4.3.4 攻击处理 | 第41页 |
| 4.3.5 检测系统流程图 | 第41-42页 |
| 4.4 检测系统实现 | 第42-49页 |
| 4.4.1 特征采集程序数据集 | 第42-44页 |
| 4.4.2 特征指标数据采集 | 第44-47页 |
| 4.4.3 攻击检测系统实现 | 第47-49页 |
| 4.5 本章小结 | 第49-50页 |
| 5 系统性能测试与分析 | 第50-58页 |
| 5.1 测试环境 | 第50-51页 |
| 5.1.1 实验环境 | 第50页 |
| 5.1.2 数据集 | 第50-51页 |
| 5.2 测试方法与目的 | 第51页 |
| 5.3 测试结果与分析 | 第51-57页 |
| 5.3.1 特征指标阈值选择 | 第51-53页 |
| 5.3.2 对攻击程序的响应处理时间 | 第53-54页 |
| 5.3.3 CPU利用率 | 第54-56页 |
| 5.3.4 系统负载 | 第56-57页 |
| 5.4 本章小结 | 第57-58页 |
| 6 结论与展望 | 第58-60页 |
| 6.1 工作总结 | 第58-59页 |
| 6.2 研究展望 | 第59-60页 |
| 参考文献 | 第60-64页 |
| 作者简历及攻读硕士学位期间取得的研究成果 | 第64-66页 |
| 学位论文数据集 | 第66页 |
