多元LDPC码编译码器的设计与实现
| 摘要 | 第1-5页 |
| Abstract | 第5-14页 |
| 第一章 绪论 | 第14-19页 |
| ·多元LDPC 码的应用前景和发展方向 | 第14-16页 |
| ·多元LDPC 码的主要研究内容 | 第16-17页 |
| ·论文结构及内容安排 | 第17-19页 |
| 第二章 多元LDPC 码的编码和译码算法 | 第19-42页 |
| ·多元LDPC 码的基本知识 | 第19-21页 |
| ·多元LDPC 码的构造方法 | 第21-24页 |
| ·RA 结构多元准循环码构造法 | 第21-24页 |
| ·多元LDPC 码编码基本原理 | 第24-30页 |
| ·基于高斯消去的直接编码 | 第24页 |
| ·近似下三角编码方案 | 第24-27页 |
| ·准循环RA 结构编码方案 | 第27-30页 |
| ·多元LDPC 码的译码算法及性能分析 | 第30-41页 |
| ·多元LDPC 码的标准BP 译码 | 第30-33页 |
| ·基于FFT 的FFT-BP 译码算法 | 第33-34页 |
| ·扩展最小和EMS 译码算法 | 第34-38页 |
| ·配置集合 | 第35-37页 |
| ·扩展最小和译码算法步骤 | 第37页 |
| ·修正的EMS 算法 | 第37-38页 |
| ·不同译码算法复杂度分析 | 第38-39页 |
| ·不同译码算法性能分析 | 第39-41页 |
| ·本章小结 | 第41-42页 |
| 第三章 多元LDPC 编码器实现与性能 | 第42-55页 |
| ·多元LDPC 码编码的FPGA 实现 | 第42-54页 |
| ·基于RU 编码算法的FPGA 实现 | 第42-48页 |
| ·基于RA 结构编码方案FPGA 实现 | 第48-54页 |
| ·本章小结 | 第54-55页 |
| 第四章 多元LDPC 译码器的实现方案 | 第55-72页 |
| ·基于EMS 算法的译码器硬件设计 | 第56-71页 |
| ·译码器整体方案 | 第56-61页 |
| ·译码器整体设计结构 | 第57-58页 |
| ·完全串行译码结构 | 第58-59页 |
| ·完全并行译码结构 | 第59-60页 |
| ·部分并行译码结构 | 第60-61页 |
| ·校验节点模块CNU 设计与实现 | 第61-68页 |
| ·校验节点整体结构 | 第61-62页 |
| ·配置集合的构建 | 第62-64页 |
| ·校验节点更新过程 | 第64-68页 |
| ·变量节点与输入输出模块IOVNU 设计与实现 | 第68-71页 |
| ·变量节点与输入输出模块整体结构 | 第68-70页 |
| ·变量节点更新与判决过程 | 第70-71页 |
| ·控制与地址产生模块设计与实现 | 第71页 |
| ·本章小结 | 第71-72页 |
| 第五章 译码器性能分析与优化 | 第72-80页 |
| ·译码器资源占用与性能分析 | 第72-75页 |
| ·译码器资源占用分析 | 第72-74页 |
| ·译码器速度分析 | 第74-75页 |
| ·译码器性能分析 | 第75页 |
| ·译码器信息调度算法改进优化 | 第75-79页 |
| ·交叠信息调度算法 | 第76-77页 |
| ·本文采用的双进双出信息调度算法 | 第77-79页 |
| ·本章小结 | 第79-80页 |
| 第六章 总结 | 第80-82页 |
| ·本文主要工作和贡献 | 第80页 |
| ·下一步工作建议 | 第80-82页 |
| 致谢 | 第82-83页 |
| 参考文献 | 第83-89页 |
| 硕士研究生期间的研究成果 | 第89-90页 |
| 个人简历 | 第90-91页 |
