基于CPRI协议的FPGA高速数据接口模块设计与实现
| 摘要 | 第4-6页 |
| ABSTRACT | 第6-7页 |
| 目录 | 第8-11页 |
| 第一章 绪论 | 第11-20页 |
| 1.1 课题背景和意义 | 第11-13页 |
| 1.2 国内外研究现状 | 第13-17页 |
| 1.2.1 高速数据传输技术国内外研究现状 | 第13-16页 |
| 1.2.2 高速数据缓存技术国内外研究现状 | 第16-17页 |
| 1.3 论文研究内容 | 第17-18页 |
| 1.4 论文结构安排 | 第18-20页 |
| 第二章 高速数据接口模块关键技术研究 | 第20-31页 |
| 2.1 高速数据传输模块关键技术 | 第20-26页 |
| 2.1.1 需求与功能分析 | 第20页 |
| 2.1.2 跨时钟域数据同步技术 | 第20-24页 |
| 2.1.2.1 现有的跨时钟域数据同步方案比较 | 第20-23页 |
| 2.1.2.2 改进的格雷码异步FIFO | 第23-24页 |
| 2.1.3 数据传输协议与实现技术 | 第24-26页 |
| 2.1.3.1 现有数据传输协议和实现方案 | 第24-25页 |
| 2.1.3.2 UDP/IP协议栈实现方案 | 第25-26页 |
| 2.2 高速IQ数据缓存模块关键技术 | 第26-30页 |
| 2.2.1 需求与功能分析 | 第26页 |
| 2.2.2 现有高速数据缓存技术方案比较 | 第26-28页 |
| 2.2.3 高速数据缓存模块关键技术 | 第28-30页 |
| 2.3 本章小结 | 第30-31页 |
| 第三章 高速数据传输模块设计 | 第31-49页 |
| 3.1 高速数据传输模块整体设计 | 第31-36页 |
| 3.1.1 CPRI帧格式 | 第31-34页 |
| 3.1.2 系统设计 | 第34-36页 |
| 3.2 用户数据跨时钟域同步 | 第36-38页 |
| 3.2.1 异步FIFO读写地址指针产生逻辑 | 第36-37页 |
| 3.2.2 异步FIFO空满标志产生逻辑 | 第37-38页 |
| 3.3 UDP协议栈传输协议设计 | 第38-47页 |
| 3.3.1 UDP协议栈顶层整体设计 | 第38-39页 |
| 3.3.2 传输层UDP协议模块设计 | 第39-41页 |
| 3.3.3 网络层IP协议模块设计 | 第41-42页 |
| 3.3.4 地址解析子模块设计 | 第42-45页 |
| 3.3.5 数据链路层子模块设计 | 第45-47页 |
| 3.4 本章小结 | 第47-49页 |
| 第四章 高速IQ数据缓存模块设计 | 第49-65页 |
| 4.1 高速IQ数据缓存模块整体设计 | 第49-52页 |
| 4.1.1 设计分析 | 第49-50页 |
| 4.1.2 系统设计 | 第50-52页 |
| 4.2 IQ数据缓存设计 | 第52-57页 |
| 4.2.1 DDR3 SDRAM控制模块设计 | 第53-55页 |
| 4.2.2 BRAM缓存模块的设计 | 第55-57页 |
| 4.3 PLB总线接口控制模块设计 | 第57-59页 |
| 4.4 IQ数据比对模块设计 | 第59-60页 |
| 4.5 高速IQ数据缓存模块时钟子模块设计 | 第60-62页 |
| 4.6 高速IQ数据缓存模块布局优化设计 | 第62-63页 |
| 4.7 本章小结 | 第63-65页 |
| 第五章 高速数据接口模块测试与验证 | 第65-76页 |
| 5.1 测试方法 | 第65页 |
| 5.2 软硬件系统环境 | 第65-66页 |
| 5.2.1 软件环境 | 第65页 |
| 5.2.2 硬件环境 | 第65-66页 |
| 5.3 高速数据传输模块测试验证 | 第66-71页 |
| 5.3.1 传输层UDP协议测试用例设计 | 第66-67页 |
| 5.3.1.1 验证指标 | 第66-67页 |
| 5.3.1.2 仿真结果与分析 | 第67页 |
| 5.3.2 网络层IP协议测试用例设计 | 第67-69页 |
| 5.3.2.1 验证指标 | 第68页 |
| 5.3.2.2 仿真结果与分析 | 第68-69页 |
| 5.3.3 地址解析协议ARP测试用例设计 | 第69-71页 |
| 5.3.3.1 验证指标 | 第70页 |
| 5.3.3.2 仿真结果与分析 | 第70-71页 |
| 5.4 高速数据传输模块整体验证 | 第71-72页 |
| 5.4.1 验证环境 | 第71-72页 |
| 5.4.2 验证结果与分析 | 第72页 |
| 5.5 高速IQ数据缓存模块验证 | 第72-75页 |
| 5.5.1 DDR3 SDRAM控制模块测试 | 第72-74页 |
| 5.5.1.1 验证指标 | 第72-73页 |
| 5.5.1.2 仿真结果与分析 | 第73-74页 |
| 5.5.2 高速IQ数据缓存结果验证 | 第74-75页 |
| 5.5.2.1 验证指标 | 第74页 |
| 5.5.2.2 仿真结果与分析 | 第74-75页 |
| 5.6 本章小结 | 第75-76页 |
| 第六章 总结与展望 | 第76-77页 |
| 参考文献 | 第77-80页 |
| 致谢 | 第80-81页 |
| 作者攻读学位期间发表的学术论文目录 | 第81页 |
