基于FPGA的32位RISC微处理器的设计与实现
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 第一章 绪论 | 第8-12页 |
| §1-1 课题目的及意义 | 第8-9页 |
| §1-2 微处理器发展现状 | 第9-10页 |
| §1-3 处理器的设计目标 | 第10页 |
| §1-4 论文章节说明 | 第10-12页 |
| 第二章 微处理器体系结构与设计思想 | 第12-20页 |
| §2-1 冯·诺依曼结构和哈佛结构 | 第12页 |
| §2-2 复杂指令集和精简指令集的比较 | 第12-13页 |
| §2-3 MIPS 体系结构概述 | 第13-15页 |
| ·MIPS 指令集简介 | 第13-15页 |
| ·基于 MIPS 指令集进行设计的原因 | 第15页 |
| §2-4 本设计实现的指令集系统 | 第15-20页 |
| 第三章 处理器独立功能模块的设计 | 第20-35页 |
| §3-1 辅助逻辑模块的设计 | 第20-22页 |
| ·译码器 | 第20-21页 |
| ·数据选择器 | 第21-22页 |
| §3-2 逻辑运算器的设计 | 第22-23页 |
| ·逻辑与 | 第22页 |
| ·逻辑或 | 第22-23页 |
| ·逻辑或非 | 第23页 |
| ·逻辑异或 | 第23页 |
| §3-3 算术运算器的设计 | 第23-28页 |
| ·加减法器 | 第23-24页 |
| ·乘法器 | 第24页 |
| ·除法器 | 第24-25页 |
| ·数据比较器 | 第25页 |
| ·移位器 | 第25-26页 |
| ·首 1、首 0 计数器 | 第26-27页 |
| ·乘加、乘减器 | 第27-28页 |
| §3-4 算术逻辑单元 ALU 的设计 | 第28-31页 |
| ·算术逻辑单元 ALU 的功能编码 | 第28-30页 |
| ·算术逻辑单元 ALU 的实现 | 第30-31页 |
| §3-5 寄存器堆的设计 | 第31-35页 |
| 第四章 控制逻辑与数据通道的设计 | 第35-55页 |
| §4-1 微处理器的流水线设计思路 | 第35-38页 |
| ·流水线设计思路 | 第35-36页 |
| ·流水线微处理器指令相关问题的解决方案 | 第36-38页 |
| §4-2 五级流水线微处理器设计过程 | 第38-55页 |
| ·流水线微处理器取指令阶段（IF）的设计 | 第38-42页 |
| ·流水线微处理器指令译码阶段（ID）的设计 | 第42-50页 |
| ·各流水线阶段之间数据缓冲逻辑的设计 | 第50-51页 |
| ·流水线微处理器指令执行阶段（EXE）的设计 | 第51-52页 |
| ·流水线微处理器访问存储器阶段（MEM）的设计 | 第52-53页 |
| ·流水线微处理器寄存器写回阶段（WB）的设计 | 第53-55页 |
| 第五章 微处理器的功能验证 | 第55-60页 |
| §5.1 验证方案的制定 | 第55页 |
| §5.2 验证过程 | 第55-60页 |
| ·软件仿真 | 第55-57页 |
| ·下载测试 | 第57-60页 |
| 第六章 结论 | 第60-61页 |
| 参考文献 | 第61-63页 |
| 致谢 | 第63页 |
