| 第1章 绪论 | 第1-12页 |
| 1．1 Turbo码编译码方案的提出 | 第8-9页 |
| 1．2 Turbo码的研究现状 | 第9-11页 |
| 1．3 本文的主要工作安排 | 第11-12页 |
| 第2章 Turbo码原理及 MAP译码算法 | 第12-28页 |
| 2．1 数字通信系统的结构 | 第12-13页 |
| 2．2 Turbo码编译码原理 | 第13-20页 |
| 2．2．1 Turbo码编码结构 | 第13页 |
| 2．2．2 RSC编码器 | 第13-15页 |
| 2．2．3 交织器 | 第15-19页 |
| 2．2．4 Turbo码译码原理 | 第19-20页 |
| 2．3 软输入软输出(SISO)译码算法 | 第20-27页 |
| 2．3．1 MAP译码算法 | 第20-24页 |
| 2．3．2 Log-MAP算法 | 第24-26页 |
| 2．3．3 SOVA译码算法 | 第26页 |
| 2．3．4 各种译码算法的比较及计算量分析 | 第26-27页 |
| 2．4 本章小结 | 第27-28页 |
| 第3章 分块并行译码算法 | 第28-35页 |
| 3．1 分块译码算法理论依据 | 第28-29页 |
| 3．2 传统的Turbo码译码算法 | 第29-30页 |
| 3．3 分块并行 MAP译码算法 | 第30-32页 |
| 3．4 仿真结果 | 第32-34页 |
| 3．5 本章小结 | 第34-35页 |
| 第4章 Turbo编译码器的 FPGA的实现 | 第35-61页 |
| 4．1 基于 FPGA/ CPLD的 EDA开发流程 | 第35-38页 |
| 4．1．1 设计输入 | 第35-36页 |
| 4．1．2 综合过程 | 第36-37页 |
| 4．1．3 适配器 | 第37页 |
| 4．1．4 时序仿真与功能仿真 | 第37页 |
| 4．1．5 编程下载 | 第37页 |
| 4．1．6 硬件测试 | 第37-38页 |
| 4．2 Turbo码编译码方案的确定 | 第38-39页 |
| 4．2．1 RSC的生成多项式 | 第38页 |
| 4．2．2 交织器结构的确定 | 第38-39页 |
| 4．2．3 编码器结构的确定 | 第39页 |
| 4．2．4 Turbo码译码器结构的确定 | 第39页 |
| 4．3 Turbo码编码器的 FPGA设计 | 第39-46页 |
| 4．3．1 RSC编码器模块的实现 | 第40-41页 |
| 4．3．2 交织器模块的实现 | 第41-42页 |
| 4．3．3 Turbo编码器及其改进形式的硬件实现 | 第42-46页 |
| 4．4 Turbo码译码器的 FPGA实现 | 第46-60页 |
| 4．4．1 接收码字的量化及其运算 | 第46-48页 |
| 4．4．2 E函数的实现方案 | 第48-49页 |
| 4．4．3 Log-MAP译码器的FPGA实现 | 第49-58页 |
| 4．4．4 分块并行 Log-MAP译码器的设计 | 第58-59页 |
| 4．4．5 Turbo译码器的总体设计 | 第59-60页 |
| 4．5 本章小结 | 第60-61页 |
| 第5章 Turbo码编译码器仿真结果分析 | 第61-65页 |
| 5．1 Turbo编译码器系统仿真 | 第61-62页 |
| 5．2 仿真结果分析 | 第62-64页 |
| 5．3 本章小结 | 第64-65页 |
| 结论 | 第65-67页 |
| 参考文献 | 第67-71页 |
| 攻读硕士学位期间发表的论文 | 第71-72页 |
| 致谢 | 第72页 |