| 摘要 | 第1-4页 |
| ABSTRACT | 第4-8页 |
| 1 绪论 | 第8-15页 |
| ·数字通信与信道编码 | 第8-9页 |
| ·信道编码定理和SHANNON限 | 第9-11页 |
| ·信道编码定理 | 第9-10页 |
| ·Shannon限 | 第10-11页 |
| ·信道编码发展 | 第11-12页 |
| ·LDPC码的提出、发展及研究现状 | 第12-14页 |
| ·本文主要研究工作和内容安排 | 第14-15页 |
| 2 LDPC码的基本原理与构造方法 | 第15-29页 |
| ·LDPC码的基本原理 | 第15-17页 |
| ·LDPC码的定义 | 第15页 |
| ·LDPC的Tanner图描述 | 第15-17页 |
| ·因子图中短环对码性能的影响 | 第17页 |
| ·LDPC码的分类 | 第17-19页 |
| ·规则与非规则LDPC码 | 第17-19页 |
| ·二元LDPC码与q元LDPC码 | 第19页 |
| ·LDPC码的构造方法 | 第19-28页 |
| ·Gallager构造的LDPC码 | 第20-21页 |
| ·Mackay构造的LDPC码 | 第21-22页 |
| ·Q矩阵构造的LDPC码 | 第22-28页 |
| ·本章小结 | 第28-29页 |
| 3 LDPC码的编码算法 | 第29-34页 |
| ·传统编码算法 | 第29-30页 |
| ·基于近似下三角阵的有效编码算法 | 第30-32页 |
| ·基于Q矩阵的准规则LDPC码编码算法 | 第32-33页 |
| ·算法介绍 | 第32-33页 |
| ·算法的复杂度分析 | 第33页 |
| ·本章小结 | 第33-34页 |
| 4 LDPC码的译码算法 | 第34-43页 |
| ·信息传播置信算法(MESSAGE PASSING) | 第34-36页 |
| ·硬判决译码算法 | 第36-37页 |
| ·二进制删除信道(BEC)下的译码算法 | 第36页 |
| ·二进制对称信道(BSC)下的译码算法 | 第36-37页 |
| ·BP译码算法 | 第37-38页 |
| ·BP_BASED译码算法 | 第38-42页 |
| ·本章小结 | 第42-43页 |
| 5 LDPC码的编码器的FPGA实现 | 第43-57页 |
| ·FPGA及CYCLONEⅡ芯片 | 第43-48页 |
| ·FPGA概述 | 第43-44页 |
| ·FPGA芯片EP2C35F484C8N | 第44-48页 |
| ·开发工具介绍 | 第48-52页 |
| ·Verilog HDL语言 | 第49页 |
| ·QUARTUSⅡ简介 | 第49-50页 |
| ·SIGNALTAPⅡ详介 | 第50-52页 |
| ·LDPC码的编码器的设计与实现 | 第52-56页 |
| ·编码器的结构框图 | 第52页 |
| ·帧分组与串并转换模块 | 第52-53页 |
| ·编码处理模块 | 第53-54页 |
| ·编码器外部接口及仿真结果 | 第54-56页 |
| ·本章小结 | 第56-57页 |
| 6 LDPC码的译码器的FPGA实现 | 第57-73页 |
| ·译码器的整体结构框图 | 第57页 |
| ·输入数据预处理模块 | 第57-58页 |
| ·译码处理模块的结构框图 | 第58-59页 |
| ·译码处理模块中各子模块的结构设计 | 第59-69页 |
| ·校验节点更新模块(CNU Group) | 第59-62页 |
| ·变量节点更新模块(VNU Group) | 第62-63页 |
| ·码字校验模块(Parity_Check) | 第63-65页 |
| ·数据重排模块(realign) | 第65-66页 |
| ·控制信号模块 | 第66-68页 |
| ·译码处理模块的外部接口及仿真结果 | 第68-69页 |
| ·数据输出处理模块 | 第69-70页 |
| ·板极调试的结果 | 第70-71页 |
| ·长码长情况下的译码器设计 | 第71-72页 |
| ·本章小结 | 第72-73页 |
| 7 全文总结及后期工作 | 第73-74页 |
| 致谢 | 第74-75页 |
| 参考文献 | 第75-76页 |