| 摘要 | 第3-5页 |
| Abstract | 第5-7页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 研究背景 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.3 研究意义 | 第13页 |
| 1.4 论文内容和结构安排 | 第13-15页 |
| 第2章 异构架构及通信技术 | 第15-21页 |
| 2.1 异构架构概述 | 第15-18页 |
| 2.1.1 基于GPU的异构架构 | 第16页 |
| 2.1.2 基于FPGA的异构架构 | 第16-17页 |
| 2.1.3 FPGAvsGPU | 第17-18页 |
| 2.2 CAPI技术 | 第18-20页 |
| 2.2.1 CAPI技术基本原理 | 第18-19页 |
| 2.2.2 CAPI技术相对于PCIe技术的优势 | 第19-20页 |
| 2.3 本章小结 | 第20-21页 |
| 第3章 基于CAPI技术下的FPGA/CPU异构架构 | 第21-33页 |
| 3.1 异构架构的整体框架 | 第21-24页 |
| 3.2 异构架构下的算法执行流 | 第24-29页 |
| 3.2.1 主机端程序的处理流程 | 第25-26页 |
| 3.2.2 FPGA端AFU的处理流程 | 第26-29页 |
| 3.3 例程分析 | 第29-32页 |
| 3.4 本章小结 | 第32-33页 |
| 第4章 基于CAPI的通用算法加速框架设计与实现 | 第33-41页 |
| 4.1 基于CAPI的算法加速框架 | 第33-35页 |
| 4.2 算法加速框架的加速功能单元设计 | 第35-39页 |
| 4.2.1 I/O功能模块的设计 | 第35-37页 |
| 4.2.2 计算单元功能部件的设计 | 第37-39页 |
| 4.3 算法加速框架的可扩展性 | 第39页 |
| 4.4 本章小结 | 第39-41页 |
| 第5章 基于CAPI的加速框架性能测试及瓶颈分析 | 第41-55页 |
| 5.1 实验测试平台介绍 | 第41页 |
| 5.2 AES算法的性能测试 | 第41-46页 |
| 5.2.1 基于AES算法的计算单元功能部件设计 | 第41-43页 |
| 5.2.2 实验结果分析 | 第43-45页 |
| 5.2.3 性能对比实验设计 | 第45页 |
| 5.2.4 性能对比实验结果分析 | 第45-46页 |
| 5.3 SHA算法的性能测试 | 第46-49页 |
| 5.3.1 基于SHA算法的计算单元功能部件设计 | 第47-48页 |
| 5.3.2 实验结果分析 | 第48页 |
| 5.3.3 性能对比实验设计 | 第48页 |
| 5.3.4 性能对比实验结果分析 | 第48-49页 |
| 5.4 内存拷贝性能测试 | 第49-51页 |
| 5.4.1 内存拷贝实验中计算单元功能部件的设计 | 第50页 |
| 5.4.2 实验结果分析 | 第50-51页 |
| 5.5 性能瓶颈分析 | 第51-53页 |
| 5.6 本章小结 | 第53-55页 |
| 第6章 总结与展望 | 第55-58页 |
| 6.1 本文工作总结 | 第55-56页 |
| 6.2 研究展望 | 第56-58页 |
| 参考文献 | 第58-61页 |
| 致谢 | 第61-62页 |
| 攻读硕士学位期间的研究成果 | 第62页 |