| 致谢 | 第1-6页 |
| 摘要 | 第6-7页 |
| Abstract | 第7-9页 |
| 目录 | 第9-11页 |
| 1 绪论 | 第11-14页 |
| ·课题的研究背景 | 第11-12页 |
| ·课题研究的重点和意义 | 第12页 |
| ·国内外的研究现状 | 第12-13页 |
| ·本文主要工作 | 第13页 |
| ·论文主要内容安排 | 第13-14页 |
| 2 AES密码算法研究 | 第14-29页 |
| ·AES算法有限域运算的数学基础 | 第14-18页 |
| ·有限域GF(2~8) | 第14页 |
| ·有限域加法 | 第14-15页 |
| ·有限域乘法 | 第15-16页 |
| ·采用移位的乘法 | 第16-17页 |
| ·系数在GF(2~8)上的多项式 | 第17-18页 |
| ·AES算法说明 | 第18-29页 |
| ·AES算法简介 | 第18-19页 |
| ·加解密输入输出 | 第19-20页 |
| ·加密过程描述 | 第20-24页 |
| ·SubBytes字节替换变换 | 第21-22页 |
| ·ShiftRows行移位变换 | 第22-23页 |
| ·MixColumns列混合变换 | 第23-24页 |
| ·AddRoundKey密钥加变换 | 第24页 |
| ·解密过程描述 | 第24-26页 |
| ·InvSubBytes逆字节替换变换 | 第25-26页 |
| ·InvShiftRows逆行移位变换 | 第26页 |
| ·InvMixColumns逆列混合变换 | 第26页 |
| ·密钥扩展 | 第26-28页 |
| ·等价解密过程 | 第28-29页 |
| 3 AES密码算法的ASIC设计 | 第29-38页 |
| ·AES密码算法加速器的整体框图 | 第29-31页 |
| ·AES算法加/解密模块的硬件结构 | 第31-34页 |
| ·AES密码算法的工作模式 | 第31-32页 |
| ·一般加密算法的硬件结构 | 第32-34页 |
| ·本文AES加/解密模块的硬件结构 | 第34页 |
| ·AES算法加/解密模块数据通路的设计 | 第34-37页 |
| ·SubBytes()/InvSubBytes()变换的实现 | 第35页 |
| ·ShiftRows()/InvShiftRows()变换的实现 | 第35页 |
| ·MixColumns()/InvMixColumns()变换的实现 | 第35-37页 |
| ·AES算法密钥扩展模块的设计 | 第37-38页 |
| 4 Verilog HDL实现及其仿真 | 第38-44页 |
| ·RTL代码设计 | 第38-42页 |
| ·Verilog HDL语言和设计风格 | 第38-39页 |
| ·状态机编写 | 第39-42页 |
| ·仿真结果 | 第42-44页 |
| 5 逻辑综合与形式验证 | 第44-48页 |
| ·逻辑综合 | 第44-46页 |
| ·逻辑综合策略 | 第44-45页 |
| ·逻辑综合约束设置 | 第45-46页 |
| ·逻辑综合结果 | 第46页 |
| ·形式验证 | 第46-48页 |
| 6 总结与展望 | 第48-49页 |
| ·总结 | 第48页 |
| ·展望 | 第48-49页 |
| 参考文献 | 第49-52页 |
| 作者简历 | 第52页 |
