65nm L1 D-Cache中DCA的全定制设计与实现
| 摘要 | 第1-12页 |
| ABSTRACT | 第12-13页 |
| 第一章 绪论 | 第13-18页 |
| ·片内存储体系结构 | 第13-15页 |
| ·Cache工作原理 | 第13页 |
| ·现在Cache设计技术研究 | 第13-15页 |
| ·本课题研究的内容、成果和意义 | 第15-17页 |
| ·文章的组织结构 | 第17-18页 |
| 第二章 L1 D-Cache总体设计及相关技术 | 第18-31页 |
| ·存储系统 | 第18-19页 |
| ·局部性原理 | 第18页 |
| ·存储层次 | 第18-19页 |
| ·Cache的基本结构 | 第19-23页 |
| ·Cache的地址映像方式 | 第20-22页 |
| ·查找方法 | 第22-23页 |
| ·读写策略 | 第23-24页 |
| ·读操作 | 第23页 |
| ·写操作 | 第23-24页 |
| ·替换策略 | 第24-25页 |
| ·L1 D-Cache总体设计 | 第25-30页 |
| ·X多核多线程处理器简介 | 第25-28页 |
| ·L1 D-Cache array体与tag体 | 第28-29页 |
| ·L1 D-Cache的替换策略和写策略 | 第29-30页 |
| ·本章小结 | 第30-31页 |
| 第三章 DCA的高速电路设计 | 第31-54页 |
| ·DCA的总体设计技术 | 第31-33页 |
| ·DCA的设计目标与功能描述 | 第31-32页 |
| ·DCA实现的操作 | 第32-33页 |
| ·DCA的分体设计和时序设计 | 第33-35页 |
| ·DCA的模块分体设计 | 第33页 |
| ·DCA的时序设计 | 第33-35页 |
| ·DCA各模块电路设计 | 第35-53页 |
| ·存储单元设计 | 第35-37页 |
| ·译码模块设计 | 第37-41页 |
| ·读写控制模块设计 | 第41-47页 |
| ·时钟产生电路设计 | 第47-50页 |
| ·输入输出数据接口设计 | 第50-53页 |
| ·本章小结 | 第53-54页 |
| 第四章 DCA的物理设计 | 第54-63页 |
| ·版图设计流程 | 第54-55页 |
| ·DCA版图总体设计 | 第55-58页 |
| ·分模块化设计方法 | 第55-56页 |
| ·DCA模块级布局规划 | 第56-57页 |
| ·电源预算 | 第57页 |
| ·电源规划和分析 | 第57-58页 |
| ·DCA全定制版图设计 | 第58-62页 |
| ·基本功能块的版图设计 | 第58-62页 |
| ·DCA总体版图 | 第62页 |
| ·本章小结 | 第62-63页 |
| 第五章 DCA的功能验证和物理验证 | 第63-69页 |
| ·DCA的功能模拟验证 | 第63-66页 |
| ·DCA层次化接口描述和激励 | 第63-64页 |
| ·仿真环境配置 | 第64-65页 |
| ·仿真结果 | 第65-66页 |
| ·DCA的物理验证 | 第66-67页 |
| ·DRC和LVS验证 | 第66页 |
| ·寄生参数的提取 | 第66-67页 |
| ·DCA的版图模拟 | 第67-68页 |
| ·本章小结 | 第68-69页 |
| 第六章 DCA的IP建模研究 | 第69-75页 |
| ·IP核硬化 | 第69页 |
| ·硬核IP建模 | 第69-70页 |
| ·DCA的时序模型提取 | 第70-72页 |
| ·DCA的物理模型提取 | 第72-74页 |
| ·本章小结 | 第74-75页 |
| 第七章 结束语 | 第75-77页 |
| ·论文总结 | 第75-76页 |
| ·未来工作展望 | 第76-77页 |
| 致谢 | 第77-78页 |
| 参考文献 | 第78-80页 |
| 攻读硕士期间发表和撰写的论文 | 第80页 |
