| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 课题背景及研究意义 | 第10-11页 |
| 1.2 国内外研究现状与发展 | 第11-13页 |
| 1.2.1 频率合成技术的发展 | 第11-12页 |
| 1.2.2 无相位截断误差DDS的发展 | 第12-13页 |
| 1.3 本文主要结构 | 第13页 |
| 1.4 本章小结 | 第13-14页 |
| 第二章 直接数字频率合成技术 | 第14-26页 |
| 2.1 雷达波形产生技术 | 第14-15页 |
| 2.1.1 DDS工作原理 | 第14-15页 |
| 2.1.2 DDS的工作特点 | 第15页 |
| 2.2 DDFS的结构及杂散来源 | 第15-17页 |
| 2.2.1 相位累加器 | 第15-16页 |
| 2.2.2 ROM表 | 第16-17页 |
| 2.2.3 DAC转换器 | 第17页 |
| 2.2.4 低通滤波器 | 第17页 |
| 2.3 锁相环的结构及杂散 | 第17-25页 |
| 2.3.1 鉴相器 | 第18-19页 |
| 2.3.2 环路滤波器 | 第19-21页 |
| 2.3.3 电压控制振荡器 | 第21-22页 |
| 2.3.4 锁相环的主要特性 | 第22-24页 |
| 2.3.5 锁相环相位噪声 | 第24-25页 |
| 2.4 本章小结 | 第25-26页 |
| 第三章 DDS的杂散分析及抑制方法 | 第26-42页 |
| 3.1 理想的DDFS输出 | 第26-27页 |
| 3.2 幅度量化带来的杂散 | 第27-29页 |
| 3.2.1 有相位截断的量化误差 | 第27-28页 |
| 3.2.2 无相位截断的量化误差 | 第28-29页 |
| 3.3 相位截断误差的杂散 | 第29-33页 |
| 3.3.1 相位截断误差的序列 | 第29-31页 |
| 3.3.2 相位截断条件输出频谱 | 第31-33页 |
| 3.3.3 相位截断频谱 | 第33页 |
| 3.4 DAC非线性的杂散 | 第33-34页 |
| 3.5 杂散抑制的方法 | 第34-41页 |
| 3.5.1 延时叠加法 | 第34-36页 |
| 3.5.2 抖动注入法 | 第36-38页 |
| 3.5.3 ROM表优化 | 第38-41页 |
| 3.6 本章小结 | 第41-42页 |
| 第四章 无相位截断误差DDFS+PLL的研究与分析 | 第42-60页 |
| 4.1 一种常见的无相位截断误差DDFS设计 | 第42-43页 |
| 4.2 无相位截断误差的设计 | 第43-52页 |
| 4.2.1 无相位截断误差DDFS设计 | 第43-47页 |
| 4.2.2 无相位截断误差DDFS的ROM表设计 | 第47-52页 |
| 4.3 无相位截断误差DDFS+PLL的方案 | 第52-59页 |
| 4.3.1 DDFS信号作为锁相环鉴相器输入 | 第52-55页 |
| 4.3.2 DDFS作为锁相环环路分频器输入 | 第55-56页 |
| 4.3.3 DDFS+PLL环外混频 | 第56-58页 |
| 4.3.4 DDFS+PLL环内混频 | 第58-59页 |
| 4.4 设计DDFS+PLL结构的基本原则 | 第59页 |
| 4.5 本章小结 | 第59-60页 |
| 第五章 系统测试与分析 | 第60-66页 |
| 5.1 无相位截断误差DDFS的功能仿真 | 第60-64页 |
| 5.1.1 相位累加器模块 | 第60-61页 |
| 5.1.2 地址适配器模块 | 第61页 |
| 5.1.3 ROM查找表模块 | 第61-62页 |
| 5.1.4 比较器模块 | 第62-63页 |
| 5.1.5 ROM适配器模块 | 第63页 |
| 5.1.6 DAC模块 | 第63-64页 |
| 5.2 频谱分析 | 第64-66页 |
| 第六章 总结与展望 | 第66-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-72页 |