| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第一章 绪论 | 第14-19页 |
| 1.1 数字通信系统 | 第14-15页 |
| 1.1.1 通信和数字通信系统简介 | 第14-15页 |
| 1.1.2 信道编码技术简介 | 第15页 |
| 1.2 LDPC码的发展史及研究现状 | 第15-16页 |
| 1.3 LDPC码解码器硬件实现的发展及研究现状 | 第16-17页 |
| 1.4 极化码简介 | 第17页 |
| 1.5 论文的主要工作及章节安排 | 第17-19页 |
| 第二章 LDPC码分析 | 第19-30页 |
| 2.1 线性分组码原理 | 第19-20页 |
| 2.2 LDPC码原理分析 | 第20-22页 |
| 2.2.1 LDPC码的校验矩阵表示法 | 第20-21页 |
| 2.2.2 LDPC码的Tanner图表示法 | 第21-22页 |
| 2.3 LDPC码的编码算法分析 | 第22-27页 |
| 2.3.1 LDPC码的直接编码算法分析 | 第22-24页 |
| 2.3.2 LDPC码的部分迭代编码算法分析 | 第24-27页 |
| 2.4 LDPC码的应用 | 第27-29页 |
| 2.4.1 IEEE 802.16e标准中的LDPC码 | 第27-28页 |
| 2.4.2 DVB-S2标准中的LDPC码 | 第28页 |
| 2.4.3 LDPC码在其他领域的应用 | 第28-29页 |
| 2.5 本章小结 | 第29-30页 |
| 第三章 QC-LDPC码的优化设计 | 第30-44页 |
| 3.1 QC-LDPC码的定义 | 第30-32页 |
| 3.2 QC-LDPC码消除短环的分析 | 第32-37页 |
| 3.2.1 消除四环的条件推导 | 第32-33页 |
| 3.2.2 消除六环的条件推导 | 第33-35页 |
| 3.2.3 消除短环的一般性条件及性能仿真分析 | 第35-37页 |
| 3.3 QC-LDPC码校验矩阵的构造方法研究 | 第37-43页 |
| 3.3.1 有限域的原理分析 | 第37-40页 |
| 3.3.2 有限域乘群法构造校验矩阵的过程探究 | 第40-42页 |
| 3.3.3 构造QC-LDPC码的校验矩阵及其性能分析 | 第42-43页 |
| 3.4 本章小结 | 第43-44页 |
| 第四章 LDPC码的解码算法研究 | 第44-65页 |
| 4.1 概率域BP算法研究 | 第44-49页 |
| 4.2 对数域BP算法研究 | 第49-51页 |
| 4.3 最小和解码算法研究 | 第51-52页 |
| 4.4 归一化最小和算法研究 | 第52-53页 |
| 4.5 基于NMSA的分层解码算法研究 | 第53-58页 |
| 4.6 LDPC码解码算法的性能比较及分析 | 第58-61页 |
| 4.6.1 概率域BP算法与MSA算法的性能比较 | 第58-59页 |
| 4.6.2 MSA算法与NMSA算法的性能比较 | 第59-61页 |
| 4.6.3 分层解码算法与NMSA的性能比较 | 第61页 |
| 4.7 量化比特数的确定 | 第61-64页 |
| 4.8 本章小结 | 第64-65页 |
| 第五章 QC-LDPC码解码器的硬件设计 | 第65-84页 |
| 5.1 基于“自顶向下”设计方法的FPGA设计流程 | 第65-67页 |
| 5.2 QC-LDPC码的分层解码器结构设计 | 第67-68页 |
| 5.3 QC-LDPC码解码器整体架构设计 | 第68-69页 |
| 5.4 解码器每个子模块的详细设计 | 第69-83页 |
| 5.4.1 输入缓冲模块 | 第69-73页 |
| 5.4.2 数据存储模块 | 第73-75页 |
| 5.4.3 校验变量节点处理模块 | 第75-79页 |
| 5.4.4 控制模块 | 第79-81页 |
| 5.4.5 信息校验模块 | 第81-82页 |
| 5.4.6 输出缓冲模块 | 第82-83页 |
| 5.5 本章小结 | 第83-84页 |
| 第六章 QC-LDPC码解码器的FPGA综合结果与性能分析 | 第84-88页 |
| 6.1 解码器综合结果 | 第84-85页 |
| 6.2 解码器的仿真验证 | 第85-86页 |
| 6.3 解码器的性能分析 | 第86-87页 |
| 6.4 本章小结 | 第87-88页 |
| 总结与展望 | 第88-90页 |
| 参考文献 | 第90-94页 |
| 致谢 | 第94-95页 |
| 在学期间的研究成果及发表的学术论文 | 第95页 |
