摘要 | 第4-5页 |
ABSTRACT | 第5-6页 |
注释表 | 第12-13页 |
第一章 绪论 | 第13-22页 |
1.1 课题的研究背景与意义 | 第13-14页 |
1.2 数字信号处理实现技术现状 | 第14-15页 |
1.3 容错技术研究现状 | 第15-19页 |
1.3.1 基于配置数据重载的容错技术 | 第15-16页 |
1.3.2 基于备份冗余的容错技术 | 第16页 |
1.3.3 基于外部控制器实现重构的容错技术 | 第16-18页 |
1.3.4 分布式自主容错技术 | 第18-19页 |
1.4 本文主要研究工作与内容安排 | 第19-22页 |
1.4.1 本文的主要研究工作 | 第19-20页 |
1.4.2 本文的内容安排 | 第20-22页 |
第二章 常用的数字信号处理算法硬件实现方案分析 | 第22-30页 |
2.1 常用数字信号处理算法介绍 | 第22-24页 |
2.1.1 卷积 | 第22页 |
2.1.2 相关 | 第22-23页 |
2.1.3 数字滤波器 | 第23页 |
2.1.4 离散傅里叶变换(DFT) | 第23-24页 |
2.1.5 离散小波变换(DWT) | 第24页 |
2.2 常用数字信号处理算法硬件实现分析 | 第24-29页 |
2.2.1 加法运算 | 第25-28页 |
2.2.1.1 基于二叉树的实现方法 | 第25-26页 |
2.2.1.2 基于 Wallace 树的实现方法 | 第26-27页 |
2.2.1.3 基于查找表的实现方法 | 第27-28页 |
2.2.2 乘法运算 | 第28-29页 |
2.2.2.1 移位相加乘法器 | 第28页 |
2.2.2.2 加法器树乘法器 | 第28-29页 |
2.2.2.3 查找表乘法器 | 第29页 |
2.3 本章小结 | 第29-30页 |
第三章 面向数字信号处理的自修复可重构阵列结构设计 | 第30-43页 |
3.1 引言 | 第30-31页 |
3.2 可重构阵列体系结构 | 第31页 |
3.3 可重构阵列细胞单元结构 | 第31-40页 |
3.3.1 控制模块结构 | 第32-33页 |
3.3.2 配置存储器结构 | 第33-35页 |
3.3.3 可重构阵列功能模块结构 | 第35-40页 |
3.3.3.1 常系数乘法单元 | 第35-37页 |
3.3.3.2 可配置逻辑单元 | 第37-38页 |
3.3.3.3 功能模块整体结构与配置 | 第38-40页 |
3.4 可重构阵列重布线开关块 | 第40-42页 |
3.5 本章小结 | 第42-43页 |
第四章 应用实例设计与仿真结果分析 | 第43-55页 |
4.1 FIR 滤波器实现结构分析 | 第43-47页 |
4.2 FIR 滤波器参数设计 | 第47-48页 |
4.2.1 FIR 滤波器性能指标确定 | 第47页 |
4.2.2 FIR 滤波器系数提取与量化 | 第47-48页 |
4.3 基于自修复可重构阵列的 FIR 滤波器映射实例及仿真 | 第48-53页 |
4.3.1 基于自修复可重构阵列的 FIR 滤波器映射实例 | 第49-50页 |
4.3.2 基于自修复可重构阵列的 FIR 滤波器功能仿真及容错验证 | 第50-53页 |
4.4 容错性能分析 | 第53-54页 |
4.5 本章小结 | 第54-55页 |
第五章 实验电路设计与结果分析 | 第55-72页 |
5.1 实验系统总体设计 | 第55-56页 |
5.2 高速 ADDA 转换电路 | 第56-62页 |
5.2.1 模数转换模块 | 第56-59页 |
5.2.2 数模转换模块 | 第59-62页 |
5.2.3 电源模块 | 第62页 |
5.3 可重构阵列实验电路 | 第62-69页 |
5.3.1 可重构阵列实验电路结构 | 第63-67页 |
5.3.2 可重构阵列实验电路配置 | 第67页 |
5.3.3 可重构阵列实验电路的时钟同步 | 第67-69页 |
5.4 实验验证与结果分析 | 第69-71页 |
5.5 本章小结 | 第71-72页 |
第六章 总结与展望 | 第72-74页 |
6.1 研究工作总结 | 第72-73页 |
6.2 后续研究建议 | 第73-74页 |
参考文献 | 第74-79页 |
致谢 | 第79-80页 |
在学期间的研究成果及发表的学术论文 | 第80页 |