SerDes中时钟数据恢复电路的设计与验证
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第11-16页 |
| 1.1 本课题的背景及研究意义 | 第11-13页 |
| 1.2 国内外研究现状 | 第13-14页 |
| 1.3 本文研究内容及结构安排 | 第14-16页 |
| 第二章 CDR概述 | 第16-34页 |
| 2.1 串行收发系统及时钟结构 | 第16-18页 |
| 2.2 时钟数据恢复的基本原理 | 第18-19页 |
| 2.3 时钟数据恢复电路性能的衡量标准 | 第19-27页 |
| 2.3.1 速度 | 第19-20页 |
| 2.3.2 抖动与相位噪声 | 第20-21页 |
| 2.3.3 抖动传输函数 | 第21-23页 |
| 2.3.4 抖动容限 | 第23-25页 |
| 2.3.5 抖动产生 | 第25页 |
| 2.3.6 眼图 | 第25-26页 |
| 2.3.7 误码率 | 第26-27页 |
| 2.4 时钟数据恢复电路的基本结构 | 第27-33页 |
| 2.4.1 基于PLL的CDR | 第27-30页 |
| 2.4.2 基于PI的CDR | 第30-31页 |
| 2.4.3 脉冲注入锁定式CDR | 第31-32页 |
| 2.4.4 过采样CDR | 第32页 |
| 2.4.5 基于门电路环振的CDR[12] | 第32-33页 |
| 2.5 本章小结 | 第33-34页 |
| 第三章 CDR电路的设计 | 第34-57页 |
| 3.1 基于PI结构的CDR设计 | 第34-39页 |
| 3.1.1 基于PI结构的CDR电路总体结构 | 第34-35页 |
| 3.1.2 CDR电路分析 | 第35-39页 |
| 3.2 CDR环路相位传递函数和抖动容限 | 第39-40页 |
| 3.3 CDR系统设计 | 第40-55页 |
| 3.3.1 相位检测电路（PD） | 第42-47页 |
| 3.3.2 相位插值电路 | 第47-52页 |
| 3.3.3 相位捕获环路中的数字电路模块 | 第52-55页 |
| 3.4 本章小结 | 第55-57页 |
| 第四章 CDR电路系统级仿真 | 第57-74页 |
| 4.1 CDR仿真模型的建立 | 第58-61页 |
| 4.1.1 CDR仿真模块的构成 | 第58页 |
| 4.1.2 CDR的输入管脚和所加激励 | 第58-61页 |
| 4.2 CDR输入数据的抖动模型 | 第61-69页 |
| 4.2.1 PRBS序列概述 | 第61页 |
| 4.2.2 产生抖动数据的模型原理 | 第61-63页 |
| 4.2.3 抖动数据的具体实现与观测 | 第63-69页 |
| 4.3 CDR输入数据的抖动仿真 | 第69-71页 |
| 4.3.1 时钟相位随数据抖动的变化 | 第69-70页 |
| 4.3.2 CDR抖动仿真结果 | 第70-71页 |
| 4.4 CDR误码判断方法 | 第71-72页 |
| 4.5 CDR的抖动容限仿真结果 | 第72-73页 |
| 4.6 本章小结 | 第73-74页 |
| 第五章 全电路版图设计 | 第74-85页 |
| 5.1 版图设计中关键因素的考虑 | 第74-80页 |
| 5.1.1 天线效应 | 第74-76页 |
| 5.1.2 器件的匹配 | 第76-77页 |
| 5.1.3 闩锁效应 | 第77-80页 |
| 5.2 SerDes版图设计 | 第80-84页 |
| 5.2.1 布图规划 | 第80-81页 |
| 5.2.2 电源线规划 | 第81-82页 |
| 5.2.3 版图实现 | 第82-84页 |
| 5.3 本章小结 | 第84-85页 |
| 第六章 总结与展望 | 第85-87页 |
| 6.1 总结 | 第85页 |
| 6.2 对未来工作的展望 | 第85-87页 |
| 致谢 | 第87-88页 |
| 参考文献 | 第88-90页 |
| 攻读硕士期间取得的研究成果 | 第90-91页 |
