| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-12页 |
| 1.1 课题背景 | 第8-9页 |
| 1.2 国内外相关技术发展历史和研究现状 | 第9-10页 |
| 1.2.1 AES算法的发展 | 第9页 |
| 1.2.2 AES算法的研究现状 | 第9-10页 |
| 1.3 课题研究的目的和意义 | 第10-11页 |
| 1.4 主要研究内容和论文结构 | 第11-12页 |
| 第2章 AES算法原理介绍 | 第12-27页 |
| 2.1 数学基础知识 | 第12-16页 |
| 2.1.1 有限域的定义 | 第12-13页 |
| 2.1.2 有限域 GF(2~n)与多项式基 | 第13-14页 |
| 2.1.3 有限域 GF(2~8)上的字节运算 | 第14-15页 |
| 2.1.4 有限域 GF(2~8)上的字运算 | 第15-16页 |
| 2.2 AES算法的原理 | 第16-25页 |
| 2.2.1 加密过程 | 第20-23页 |
| 2.2.2 解密过程 | 第23-25页 |
| 2.3 密钥扩展算法 | 第25-26页 |
| 2.4 本章小结 | 第26-27页 |
| 第3章 AES加密算法IP核的设计与实现 | 第27-48页 |
| 3.1 AES IP核接口定义 | 第27-31页 |
| 3.1.1 接口信号 | 第27-29页 |
| 3.1.2 寄存器描述 | 第29-31页 |
| 3.2 AES IP核总体结构 | 第31-32页 |
| 3.3 AES加密算法的硬件结构 | 第32-45页 |
| 3.3.1 改进后的解密算法 | 第35-36页 |
| 3.3.2 数据通路 | 第36-38页 |
| 3.3.3 S盒设计 | 第38-41页 |
| 3.3.4 列混合的设计及优化 | 第41-43页 |
| 3.3.5 密钥编排的方案 | 第43-45页 |
| 3.4 AES加密算法的功能仿真测试 | 第45-47页 |
| 3.5 本章小结 | 第47-48页 |
| 第4章 AES加密算法IP核的FPGA验证和性能分析 | 第48-55页 |
| 4.1 AES加密算法IP核的FPGA验证 | 第48-52页 |
| 4.1.1 加密SOC系统 | 第48-49页 |
| 4.1.2 加密SOC系统下AES IP核的FPGA仿真及验证 | 第49-52页 |
| 4.2 性能比较与分析 | 第52-54页 |
| 4.2.1 反馈与非反馈工作模式下性能比较与分析 | 第52-53页 |
| 4.2.2 相关文献的性能比较与分析 | 第53-54页 |
| 4.3 本章小结 | 第54-55页 |
| 结论 | 第55-56页 |
| 参考文献 | 第56-59页 |
| 附录 | 第59-63页 |
| 致谢 | 第63页 |