抗辐射SRAM单元及存储器设计
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第8-14页 |
| 1.1 课题背景及研究的目的和意义 | 第8-9页 |
| 1.2 国内外研究现状及分析 | 第9-12页 |
| 1.3 主要研究内容 | 第12-14页 |
| 第2章 SRAM整体架构及抗辐射单元设计 | 第14-30页 |
| 2.1 辐射效应 | 第14-16页 |
| 2.1.1 单粒子效应 | 第14-16页 |
| 2.1.2 总剂量效应 | 第16页 |
| 2.2 抗辐射加固方法分析 | 第16-19页 |
| 2.2.1 抗SEU加固方法 | 第16-18页 |
| 2.2.2 抗SEL加固方法 | 第18页 |
| 2.2.3 抗TID加固方法 | 第18-19页 |
| 2.3 SRAM整体结构设计 | 第19-25页 |
| 2.3.1 存储器结构分析 | 第19-21页 |
| 2.3.2 SRAM存储器架构设计 | 第21-23页 |
| 2.3.3 时序设计 | 第23-25页 |
| 2.4 抗辐射SRAM单元设计 | 第25-29页 |
| 2.4.1 6管SRAM单元分析 | 第25-26页 |
| 2.4.2 抗辐射SRAM存储单元设计 | 第26-29页 |
| 2.5 本章小结 | 第29-30页 |
| 第3章 外围电路的设计 | 第30-46页 |
| 3.1 地址译码电路的设计 | 第30-33页 |
| 3.1.1 二级行译码器 | 第30-32页 |
| 3.1.2 列译码器 | 第32-33页 |
| 3.2 灵敏放大器的设计 | 第33-40页 |
| 3.2.1 灵敏放大器的分析 | 第33-35页 |
| 3.2.2 锁存器型灵敏放大器的设计 | 第35-40页 |
| 3.3 数据输入/输出电路的设计 | 第40-42页 |
| 3.4 时钟电路的设计 | 第42-44页 |
| 3.5 本章小结 | 第44-46页 |
| 第4章 抗辐射SRAM整体电路仿真及版图实现 | 第46-55页 |
| 4.1 抗辐射SRAM整体功能仿真 | 第46-48页 |
| 4.2 抗辐射SRAM版图级加固设计 | 第48-52页 |
| 4.2.1 抗辐射SRAM存储单元的版图设计 | 第48-49页 |
| 4.2.2 抗辐射SRAM整体版图设计 | 第49-52页 |
| 4.3 抗辐射SRAM版图的验证及后仿真 | 第52-54页 |
| 4.4 本章小结 | 第54-55页 |
| 结论 | 第55-56页 |
| 参考文献 | 第56-60页 |
| 攻读硕士学位期间发表的论文及其它成果 | 第60-62页 |
| 致谢 | 第62页 |
