基于混合纠错码的可容错性高速缓存研究
| 致谢 | 第4-5页 |
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 图目录 | 第7-8页 |
| 表目录 | 第8-9页 |
| 目录 | 第9-11页 |
| 1 绪论 | 第11-30页 |
| 1.1 研究背景与意义 | 第11-12页 |
| 1.2 可容错性高速缓存概述 | 第12-20页 |
| 1.2.1 高速缓存简介 | 第12-16页 |
| 1.2.2 高速缓存可靠性问题 | 第16-17页 |
| 1.2.3 容错性高速缓存介绍 | 第17-20页 |
| 1.3 可容错性高速缓存的研究现状 | 第20-26页 |
| 1.3.1 电路层面研究现状 | 第20-22页 |
| 1.3.2 体系结构层面研究现状 | 第22-26页 |
| 1.4 论文研究基础 | 第26-27页 |
| 1.5 论文研究内容和组织框架 | 第27-30页 |
| 2 故障建模及故障注入模拟器实现 | 第30-51页 |
| 2.1 故障模型研究及建模 | 第30-38页 |
| 2.1.1 故障模型研究 | 第30-37页 |
| 2.1.2 实验故障建模 | 第37-38页 |
| 2.2 基于故障注入的CK-CPU模拟器实现 | 第38-49页 |
| 2.2.1 CK-CPU模拟器设计 | 第39-42页 |
| 2.2.2 故障注入技术分析 | 第42-44页 |
| 2.2.3 故障注入点 | 第44-45页 |
| 2.2.4 故障注入实现 | 第45-47页 |
| 2.2.5 实验与分析 | 第47-49页 |
| 2.3 本章小结 | 第49-51页 |
| 3 基于混合纠错码的可容错性CACHE研究 | 第51-68页 |
| 3.1 基于混合纠错码的可容错性CACHE设计 | 第51-60页 |
| 3.1.1 Cache基本结构 | 第52-53页 |
| 3.1.2 新型替换策略 | 第53-54页 |
| 3.1.3 写命中SECC区域处理 | 第54-55页 |
| 3.1.4 基于BCH码的纠错设计 | 第55-57页 |
| 3.1.5 Cache工作原理 | 第57-60页 |
| 3.2 理论与实验分析 | 第60-67页 |
| 3.2.1 可靠性 | 第62-63页 |
| 3.2.2 面积 | 第63-64页 |
| 3.2.3 性能 | 第64-67页 |
| 3.3 本章小结 | 第67-68页 |
| 4 总结与展望 | 第68-70页 |
| 4.1 论文工作总结 | 第68-69页 |
| 4.2 论文的局限与展望 | 第69-70页 |
| 参考文献 | 第70-74页 |
| 作者简历及在校期间取得的科研成果 | 第74页 |
