| 摘要 | 第4-6页 |
| ABSTRACT | 第6-7页 |
| 目录 | 第8-10页 |
| 符号说明 | 第10-11页 |
| 第一章 绪论 | 第11-15页 |
| 1.1 课题研究背景与意义 | 第11-12页 |
| 1.2 国内外研究概况 | 第12-14页 |
| 1.2.1 STBC空时编码概述 | 第12页 |
| 1.2.2 SC-FDE单载波频域均衡系统概述 | 第12-13页 |
| 1.2.3 C66x DSP的介绍 | 第13-14页 |
| 1.3 论文安排 | 第14-15页 |
| 第二章 STBC与SC-FDE的基本原理 | 第15-24页 |
| 2.1 空时块编码STBC | 第15-17页 |
| 2.1.1 STBC编码 | 第15-16页 |
| 2.1.2 STBC最大似然译码 | 第16-17页 |
| 2.2 单载波频域均衡SC-FDE | 第17-21页 |
| 2.3 多径MIMO信道分析模型 | 第21-22页 |
| 2.4 本章小结 | 第22-24页 |
| 第三章 STBC与SC-FDE系统模型与算法设计 | 第24-35页 |
| 3.1 发端信号模型 | 第24-26页 |
| 3.2 收端信号模型 | 第26-31页 |
| 3.3 算法仿真与结果分析 | 第31-34页 |
| 3.3.1 仿真条件 | 第32页 |
| 3.3.2 仿真结果与分析 | 第32-34页 |
| 3.4 本章小结 | 第34-35页 |
| 第四章 STBC-SC-FDE系统的DSP实现 | 第35-53页 |
| 4.1 算法实现总体流程 | 第35-36页 |
| 4.2 定点化方法与策略 | 第36-40页 |
| 4.2.1 定点原理 | 第37-38页 |
| 4.2.2 定点实现 | 第38-40页 |
| 4.3 多核并行设计与核间同步 | 第40-44页 |
| 4.3.1 多核同步的原理 | 第40-41页 |
| 4.3.2 多核同步的实现 | 第41-44页 |
| 4.4 线程设计 | 第44-47页 |
| 4.4.1 线程的配置 | 第45-46页 |
| 4.4.2 线程的控制与时序 | 第46-47页 |
| 4.5 存储空间设计 | 第47-52页 |
| 4.5.1 DSP存储结构 | 第47-48页 |
| 4.5.2 内存配置 | 第48-50页 |
| 4.5.3 用户数据存放 | 第50-52页 |
| 4.6 本章小结 | 第52-53页 |
| 第五章 STBC-SC-FDE系统在DSP上的优化 | 第53-69页 |
| 5.1 DSP程序优化策略 | 第53-54页 |
| 5.2 发端模块优化 | 第54-57页 |
| 5.2.1 DDR与L2SRAM的使用 | 第55-56页 |
| 5.2.2 使用数据边界对齐 | 第56-57页 |
| 5.3 收端模块优化 | 第57-68页 |
| 5.3.1 编译器选项 | 第57-58页 |
| 5.3.2 优化FFT/IFFT | 第58-60页 |
| 5.3.3 优化解STBC | 第60-65页 |
| 5.3.4 优化FDE | 第65-68页 |
| 5.4 本章小结 | 第68-69页 |
| 第六章 总结与展望 | 第69-71页 |
| 6.1 论文工作总结 | 第69页 |
| 6.2 未来的研究方向 | 第69-71页 |
| 参考文献 | 第71-74页 |
| 致谢 | 第74页 |