基于视频处理系统平台的IP模块开发
| 摘要 | 第6-7页 |
| Abstract | 第7-8页 |
| 绪论 | 第9-14页 |
| 课题研究背景 | 第9-10页 |
| 视频处理平台技术发展现状 | 第10-12页 |
| 课题研究目的 | 第12-13页 |
| 本文主要工作与结构安排 | 第13-14页 |
| 第一章 SoPC与IP核复用 | 第14-21页 |
| 1.1 SoPC技术 | 第14-17页 |
| 1.1.1 SoPC的研究内容 | 第14-16页 |
| 1.1.2 SoPC的应用 | 第16-17页 |
| 1.2 IP核复用技术 | 第17-20页 |
| 1.2.1 IP核的特点 | 第17-18页 |
| 1.2.2 IP核的开发流程 | 第18-19页 |
| 1.2.3 IP核的复用 | 第19-20页 |
| 1.3 本章小结 | 第20-21页 |
| 第二章 视频处理系统平台的硬件资源 | 第21-35页 |
| 2.1 系统总体架构 | 第21-22页 |
| 2.2 SDRAM | 第22-27页 |
| 2.2.1 SDRAM的特点 | 第22-24页 |
| 2.2.2 SDRAM的基本操作与工作时序 | 第24-27页 |
| 2.3 SSRAM | 第27-29页 |
| 2.3.1 SSRAM的特点 | 第27-28页 |
| 2.3.2 SSRAM的基本操作 | 第28-29页 |
| 2.4 SDC | 第29-31页 |
| 2.4.1 SDC的特点 | 第29-30页 |
| 2.4.2 SDC的基本操作 | 第30-31页 |
| 2.5 DVI接收/发送芯片 | 第31-34页 |
| 2.5.1 DVI接口简介 | 第31-32页 |
| 2.5.2 DVI接收芯片SiI1161 | 第32-33页 |
| 2.5.3 DVI发送芯片SiI1162 | 第33-34页 |
| 2.6 本章小结 | 第34-35页 |
| 第三章 存储器控制器IP核的设计与验证 | 第35-56页 |
| 3.1 SDRAM控制器 | 第35-42页 |
| 3.1.1 SDRAM控制器的设计 | 第35-38页 |
| 3.1.2 SDRAM控制器的验证 | 第38-42页 |
| 3.2 SD卡控制器 | 第42-51页 |
| 3.2.1 SD卡控制器的设计 | 第42-48页 |
| 3.2.2 SD卡控制器的验证 | 第48-51页 |
| 3.3 SSRAM控制器 | 第51-55页 |
| 3.3.1 SSRAM控制器的设计 | 第51-53页 |
| 3.3.2 SSRAM控制器的验证 | 第53-55页 |
| 3.4 本章小结 | 第55-56页 |
| 第四章 视频流收发模块的设计与验证 | 第56-66页 |
| 4.1 视频流接收/发送IP的设计 | 第56-60页 |
| 4.1.1 数字视频色度空间 | 第56-57页 |
| 4.1.2 视频流接收IP的设计 | 第57-59页 |
| 4.1.3 视频流发送IP的设计 | 第59-60页 |
| 4.2 视频流接收/发送IP的验证 | 第60-65页 |
| 4.2.1 算法简介 | 第61-62页 |
| 4.2.2 算法验证 | 第62-65页 |
| 4.3 本章小结 | 第65-66页 |
| 第五章 Wishbone总线接口的设计与验证 | 第66-88页 |
| 5.1 OpenRISC1200 | 第66-69页 |
| 5.1.1 OR1K2的架构 | 第66-68页 |
| 5.1.2 CPU/DSP核心架构 | 第68-69页 |
| 5.2 IP核的集成 | 第69-71页 |
| 5.2.1 IP集成的要点 | 第70页 |
| 5.2.2 IP模块的评估与选择 | 第70-71页 |
| 5.2.3 IP集成的关键技术 | 第71页 |
| 5.3 Wishbone总线 | 第71-87页 |
| 5.3.1 Wishbone总线的特点 | 第72-73页 |
| 5.3.2 Wishbone支持的总线互连 | 第73-75页 |
| 5.3.3 Wishbone总线接口信号 | 第75-77页 |
| 5.3.4 Wishbone总线周期 | 第77-80页 |
| 5.3.5 Wishbone总线接口的设计与验证 | 第80-87页 |
| 5.4 本章小结 | 第87-88页 |
| 总结与展望 | 第88-90页 |
| 本文工作总结 | 第88-89页 |
| 未来展望 | 第89-90页 |
| 参考文献 | 第90-92页 |
| 致谢 | 第92-93页 |
