数字电视芯片验证硬件平台的设计与应用
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-12页 |
| 1.1 研究背景与意义 | 第8页 |
| 1.2 本课题的研究现状 | 第8-10页 |
| 1.3 主要研究内容和章节安排 | 第10-12页 |
| 第二章 关键技术分析 | 第12-22页 |
| 2.1 数字电视概述 | 第12-16页 |
| 2.1.1 系统概述 | 第12-14页 |
| 2.1.2 信号解调和信道解码部分 | 第14-15页 |
| 2.1.3 信源解码部分 | 第15-16页 |
| 2.2 设计验证流程 | 第16-20页 |
| 2.2.1 硬件板级设计流程 | 第16-18页 |
| 2.2.2 FPGA设计验证流程 | 第18-20页 |
| 2.3 硬件设计工具 | 第20-21页 |
| 2.3.1 原理图设计工具 | 第20页 |
| 2.3.2 PCB设计工具 | 第20-21页 |
| 2.4 小结 | 第21-22页 |
| 第三章 验证平台的总体设计 | 第22-36页 |
| 3.1 硬件总体设计要求 | 第22-23页 |
| 3.2 EP3SL340总体设计 | 第23-32页 |
| 3.2.1 EP3SL340器件的选型 | 第23-24页 |
| 3.2.2 接口布局和设计原则 | 第24-26页 |
| 3.2.3 互连接线资源 | 第26-28页 |
| 3.2.4 随机访问内存块 | 第28-29页 |
| 3.2.5 数据信号处理块 | 第29-30页 |
| 3.2.6 时钟网络 | 第30-32页 |
| 3.3 硬件总体方案设计 | 第32-34页 |
| 3.3.1 硬件总体概述 | 第32-33页 |
| 3.3.2 信源解码板方案 | 第33-34页 |
| 3.3.3 信号解调和信道解码方案 | 第34页 |
| 3.4 小结 | 第34-36页 |
| 第四章 验证平台的详细设计 | 第36-58页 |
| 4.1 信号解调和信道解码硬件设计 | 第36-38页 |
| 4.1.1 信号解调模块 | 第36-37页 |
| 4.1.2 信道解码模块 | 第37-38页 |
| 4.2 信源解压缩板硬件设计 | 第38-56页 |
| 4.2.1 存储模块 | 第38-46页 |
| 4.2.2 音视频模块 | 第46-49页 |
| 4.2.3 MPEG接口模块 | 第49-51页 |
| 4.2.4 人机接口模块 | 第51-52页 |
| 4.2.5 时钟模块 | 第52-53页 |
| 4.2.6 电源模块 | 第53-54页 |
| 4.2.7 其他接口模块 | 第54-56页 |
| 4.3 PCB设计与实现 | 第56-57页 |
| 4.4 小结 | 第57-58页 |
| 第五章 硬件平台的测试验证 | 第58-66页 |
| 5.1 硬件平台调试 | 第58-61页 |
| 5.1.1 调试准备 | 第58-60页 |
| 5.1.2 调试方法和步骤 | 第60-61页 |
| 5.2 硬件平台性能验证 | 第61-65页 |
| 5.2.1 数字电视信道性能 | 第62-63页 |
| 5.2.2 数字电视音视频接口性能 | 第63-65页 |
| 5.3 小结 | 第65-66页 |
| 第六章 结论与展望 | 第66-68页 |
| 6.1 总结 | 第66页 |
| 6.2 展望 | 第66-68页 |
| 参考文献 | 第68-70页 |
| 致谢 | 第70-72页 |
| 个人简历、在学期间发表的论文与研究成果 | 第72页 |
