一种速率自适应低阶调制解调器的设计与实现
| 摘要 | 第10-11页 |
| ABSTRACT | 第11页 |
| 第一章 绪论 | 第12-15页 |
| 1.1 背景和课题研究意义 | 第12页 |
| 1.2 现代调制解调技术 | 第12-14页 |
| 1.3 本文安排 | 第14-15页 |
| 第二章 自适应调制解调系统的相关理论 | 第15-19页 |
| 2.1 自适应调制技术的基本原理 | 第15-16页 |
| 2.2 自适应系统的判决门限 | 第16-19页 |
| 第三章 硬件电路 | 第19-37页 |
| 3.1 硬件电路总体介绍 | 第19-20页 |
| 3.2 各模块芯片选型 | 第20-27页 |
| 3.2.1 基带FPGA模块 | 第20-21页 |
| 3.2.2 数字FPGA模块 | 第21页 |
| 3.2.3 信息收发模块 | 第21-22页 |
| 3.2.4 0中频接收模块 | 第22-23页 |
| 3.2.5 0中频发送模块 | 第23-24页 |
| 3.2.6 监控模块 | 第24-25页 |
| 3.2.7 DSP模块 | 第25页 |
| 3.2.8 电源模块 | 第25-27页 |
| 3.3 各模块关键电路设计和功能 | 第27-34页 |
| 3.3.1 基带FPGA模块 | 第27-28页 |
| 3.3.2 数字FPGA模块 | 第28页 |
| 3.3.3 信息收发模块 | 第28-29页 |
| 3.3.4 0中频发送模块 | 第29-30页 |
| 3.3.5 0中频接收模块 | 第30-31页 |
| 3.3.6 监控模块 | 第31-32页 |
| 3.3.7 DSP模块 | 第32-33页 |
| 3.3.8 电源模块 | 第33-34页 |
| 3.4 PCB电路设计 | 第34-37页 |
| 第四章 核心算法的FPGA实现 | 第37-49页 |
| 4.1 上电复位模块 | 第37页 |
| 4.2 软件版本模块 | 第37页 |
| 4.3 时钟倍频模块 | 第37-38页 |
| 4.4 系统时间计数模块 | 第38-39页 |
| 4.5 信息收发模块 | 第39-42页 |
| 4.5.1 信息接收子模块 | 第40-41页 |
| 4.5.2 信息发送子模块 | 第41页 |
| 4.5.3 信息控制子模块 | 第41-42页 |
| 4.6 监控模块 | 第42-43页 |
| 4.7 收加权模块 | 第43-44页 |
| 4.8 调制解调模块 | 第44-49页 |
| 4.8.1 时序控制子模块 | 第44-46页 |
| 4.8.2 调制子模块 | 第46-47页 |
| 4.8.3 解调子模块 | 第47页 |
| 4.8.4 自适应控制子模块 | 第47-49页 |
| 第五章 仿真及测试结果 | 第49-57页 |
| 5.1 调制解调器的FPGA仿真结果 | 第49-54页 |
| 5.1.1 仿真调试平台 | 第49-50页 |
| 5.1.2 信息接口仿真 | 第50页 |
| 5.1.3 调制时序控制仿真 | 第50-51页 |
| 5.1.4 调制仿真 | 第51-52页 |
| 5.1.5 解调时序控制仿真 | 第52页 |
| 5.1.6 解调仿真 | 第52-53页 |
| 5.1.7 自适应控制仿真 | 第53-54页 |
| 5.2 系统测试结果 | 第54-57页 |
| 5.2.1 系统测试平台 | 第54页 |
| 5.2.2 测试结果 | 第54-57页 |
| 第六章 总结 | 第57-58页 |
| 6.1 本文总结 | 第57页 |
| 6.2 展望 | 第57-58页 |
| 参考文献 | 第58-61页 |
| 致谢 | 第61-62页 |
| 附表 | 第62页 |
