基于FPGA的高精度测时平台设计
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-8页 |
| 目录 | 第8-10页 |
| 第1章 绪论 | 第10-18页 |
| ·课题研究背景 | 第10-11页 |
| ·测时技术发展历程及现状 | 第11-15页 |
| ·测时技术发展历程 | 第11-14页 |
| ·测时技术发展现状 | 第14-15页 |
| ·测时技术在超声波流量计中的应用 | 第15-16页 |
| ·论文研究内容 | 第16-18页 |
| 第2章 高精度测时新方法研究及方案设计 | 第18-30页 |
| ·基于时延量化的测时原理 | 第18-20页 |
| ·延迟链的构成方法 | 第20-23页 |
| ·抽头延迟线法 | 第20-21页 |
| ·循环延迟链法 | 第21-23页 |
| ·基于 FPGA 的高精度测时新方法 | 第23-28页 |
| ·新延时单元的选择 | 第23-26页 |
| ·高精度测时新技术的提出 | 第26-28页 |
| ·基于 FPGA 的高精度测时平台方案设计 | 第28-29页 |
| ·本章小结 | 第29-30页 |
| 第3章 信号整形模块设计 | 第30-38页 |
| ·整形电路方案确定 | 第30-31页 |
| ·芯片选型 | 第31-32页 |
| ·阈值检测电路 | 第32-34页 |
| ·阈值-过零联合检测电路 | 第34-37页 |
| ·本章小结 | 第37-38页 |
| 第4章 FPGA 高精度测时模块设计 | 第38-54页 |
| ·FPGA 开发板简介 | 第38-40页 |
| ·延迟链逻辑设计 | 第40-52页 |
| ·Chip Planner 功能分析 | 第40-42页 |
| ·LogicLock 功能分析 | 第42-44页 |
| ·反标注保留分配 | 第44-46页 |
| ·延时单元设计及延迟链构造 | 第46-52页 |
| ·计数逻辑设计 | 第52页 |
| ·数据锁存译码逻辑设计 | 第52-53页 |
| ·数据处理逻辑设计 | 第53页 |
| ·本章小结 | 第53-54页 |
| 第5章 高精度测时平台功能验证 | 第54-61页 |
| ·信号整形模块功能验证 | 第54-56页 |
| ·FPGA 高精度测时模块功能验证 | 第56-59页 |
| ·SignalTapⅡ功能调试 | 第56-58页 |
| ·Modelsim 后仿真功能验证 | 第58-59页 |
| ·基于 FPGA 的高精度测时平台功能分析 | 第59-60页 |
| ·本章小结 | 第60-61页 |
| 结论 | 第61-63页 |
| 参考文献 | 第63-67页 |
| 致谢 | 第67页 |
