摘要 | 第5-6页 |
ABSTRACT | 第6-7页 |
缩略词表 | 第14-15页 |
第一章 绪论 | 第15-19页 |
1.1 数字信号处理系统的发展历史 | 第15-16页 |
1.2 数字信号处理系统的发展现状与趋势 | 第16-17页 |
1.2.1 数字信号处理器的发展现状 | 第16页 |
1.2.2 数字信号处理器的发展趋势 | 第16-17页 |
1.3 本文的研究意义 | 第17页 |
1.4 研究内容与结构安排 | 第17-19页 |
1.4.1 研究内容 | 第17-18页 |
1.4.2 论文结构安排 | 第18-19页 |
第二章 硬件平台与开发环境 | 第19-28页 |
2.1 基于SRIO的硬件系统框架 | 第19-20页 |
2.2 AD与DA硬件介绍 | 第20-21页 |
2.2.1 ADS4229硬件结构 | 第20-21页 |
2.2.2 DAC3152硬件结构 | 第21页 |
2.3 TSW1400及C6678处理器介绍 | 第21-24页 |
2.3.1 TSW1400结构框架 | 第21-23页 |
2.3.2 C6678处理器架构 | 第23-24页 |
2.4 Quartus II及CCSv5开发环境介绍 | 第24-27页 |
2.4.1 Altera系列FPGA开发环境Quartus II介绍 | 第24-26页 |
2.4.2 DSP开发环境CCSv5介绍 | 第26-27页 |
2.5 本章小结 | 第27-28页 |
第三章 FPGA与DSP的SRIO系统互连 | 第28-55页 |
3.1 RapidIO总线 | 第28-34页 |
3.1.1 RapidIO协议拓扑结构 | 第29-30页 |
3.1.2 SRIO数据传输 | 第30-32页 |
3.1.3 SRIO数据包格式 | 第32-33页 |
3.1.4 SRIO时钟域分布 | 第33-34页 |
3.2 Doorbell中断 | 第34-35页 |
3.3 高速转接板设计 | 第35-36页 |
3.4 FPGA端SRIO软件配置 | 第36-43页 |
3.4.1 FPGA端系统设计 | 第36-39页 |
3.4.2 FPGA端RapidIO IPcore配置 | 第39-42页 |
3.4.3 SOPC下系统互连 | 第42-43页 |
3.5 DSP端SRIO软件配置 | 第43-45页 |
3.6 FPGA与DSP的连接测试 | 第45-54页 |
3.6.1 系统上电LINK测试 | 第45-49页 |
3.6.1.1 LINK测试步骤 | 第45-48页 |
3.6.1.2 LINK测试心得 | 第48-49页 |
3.6.2 SRIO读写测试 | 第49-53页 |
3.6.2.1 NWRITE测试 | 第49-52页 |
3.6.2.2 NREAD测试 | 第52-53页 |
3.6.2.3 SRIO读写测试心得 | 第53页 |
3.6.3 Doorbell测试 | 第53-54页 |
3.7 本章小结 | 第54-55页 |
第四章 系统的设计与实现 | 第55-73页 |
4.1 AD+FPGA+DA系统设计与实现 | 第55-64页 |
4.1.1 ALTDDIO_RX模块 | 第55-58页 |
4.1.2 ALTDDIO_TX模块 | 第58-59页 |
4.1.3 跨时钟域处理 | 第59页 |
4.1.4 RX_TO_TX_FIFO模块 | 第59-60页 |
4.1.5 系统测试结果 | 第60-64页 |
4.1.5.1 直通测试 | 第60-62页 |
4.1.5.2 AM调制解调测试 | 第62-64页 |
4.2 AD+FPGA+DSP+DA系统设计与实现 | 第64-70页 |
4.2.1 乒乓操作 | 第64-65页 |
4.2.2 数据采集系统与SOPC系统接 | 第65-66页 |
4.2.3 系统测试结果 | 第66-70页 |
4.3 C6678多核应用 | 第70-72页 |
4.3.1 数据处理模型 | 第70-71页 |
4.3.2 核间通信IPC | 第71-72页 |
4.4 本章小结 | 第72-73页 |
第五章 总结与展望 | 第73-75页 |
5.1 本文主要工作 | 第73页 |
5.2 工作展望 | 第73-75页 |
致谢 | 第75-76页 |
参考文献 | 第76-78页 |
攻读硕士学位期间取得的成果 | 第78-79页 |