| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第一章 绪论 | 第8-13页 |
| 1.1 研究背景与意义 | 第8-10页 |
| 1.2 研究现状与分析 | 第10-12页 |
| 1.3 论文主要工作及内容安排 | 第12-13页 |
| 第二章 LDPC码及其译码器实现 | 第13-23页 |
| 2.1 LDPC码的定义 | 第13-14页 |
| 2.2 LDPC码的译码算法 | 第14-20页 |
| 2.2.1 BP译码算法 | 第15-17页 |
| 2.2.2 LLR-BP译码算法 | 第17-18页 |
| 2.2.3 最小和算法与偏移最小和算法 | 第18-20页 |
| 2.3 部分并行结构的LDPC码译码器实现 | 第20-22页 |
| 2.4 小结 | 第22-23页 |
| 第三章 高吞吐量译码器架构设计 | 第23-34页 |
| 3.1 译码器存储资源使用情况分析 | 第23-24页 |
| 3.2 高吞吐量译码器架构 | 第24-26页 |
| 3.3 高吞吐量译码器电路设计 | 第26-33页 |
| 3.3.1 译码器整体设计 | 第26-28页 |
| 3.3.2 VNU电路设计 | 第28-29页 |
| 3.3.3 CNU电路设计 | 第29-32页 |
| 3.3.4 译码结果缓存设计 | 第32-33页 |
| 3.4 小结 | 第33-34页 |
| 第四章 高吞吐量译码器的实现与测试 | 第34-45页 |
| 4.1 硬件误码测试系统 | 第34-35页 |
| 4.2 DTMB中LDPC码的高吞吐量译码器实现 | 第35-38页 |
| 4.2.1 DTMB标准中的LDPC码 | 第35页 |
| 4.2.2 硬件实现结果 | 第35-37页 |
| 4.2.3 性能仿真结果 | 第37-38页 |
| 4.3 CCSDS中LDPC码的高吞吐量译码器实现 | 第38-43页 |
| 4.3.1 CCSDS标准中的LDPC码 | 第38页 |
| 4.3.2 硬件实现结果 | 第38-40页 |
| 4.3.3 性能仿真结果 | 第40-43页 |
| 4.4 小结 | 第43-45页 |
| 第五章 总结与展望 | 第45-46页 |
| 参考文献 | 第46-50页 |
| 发表论文和参加科研情况说明 | 第50-51页 |
| 致谢 | 第51-52页 |