| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第9-16页 |
| 1.1 研究背景 | 第9-10页 |
| 1.2 国内外发展现状 | 第10-11页 |
| 1.3 论文主要工作 | 第11-14页 |
| 1.3.1 研究内容 | 第11-13页 |
| 1.3.2 研究目的 | 第13-14页 |
| 1.3.3 课题来源 | 第14页 |
| 1.4 论文的内容安排 | 第14-16页 |
| 第二章 UTS概述及FPGA芯片选型 | 第16-27页 |
| 2.1 UTS系统方案概述 | 第16-22页 |
| 2.1.1 UTS平台设计目标与原则 | 第16-17页 |
| 2.1.2 平台整体架构及主要参数指标 | 第17-18页 |
| 2.1.3 UTS数字板卡硬件方案选择 | 第18-20页 |
| 2.1.4 平台物理层算法及硬件结构 | 第20-22页 |
| 2.2 FPGA系统概述 | 第22-26页 |
| 2.2.1 FPGA进行硬件开发的优势 | 第22-23页 |
| 2.2.2 FPGA及相关模块选型 | 第23-25页 |
| 2.2.3 FPGA软件设计 | 第25-26页 |
| 2.3 本章小结 | 第26-27页 |
| 第三章 FPGA功能设计与算法实现 | 第27-65页 |
| 3.1 FPGA设计结构 | 第27-29页 |
| 3.2 DFE、FFT、PTS、加窗和同步算法实现 | 第29-41页 |
| 3.2.1 DFE | 第29-32页 |
| 3.2.2 FFT | 第32-34页 |
| 3.2.3 PTS | 第34-36页 |
| 3.2.4 加窗 | 第36-40页 |
| 3.2.5 同步 | 第40-41页 |
| 3.3 ARM、DSP、SRAM接口实现 | 第41-53页 |
| 3.3.1 FPGA与ARM接口 | 第41-47页 |
| 3.3.2 FPGA与DSP接口 | 第47-52页 |
| 3.3.3 SRAM控制器 | 第52-53页 |
| 3.4 FPGA的时钟、复位以及标准时序 | 第53-60页 |
| 3.4.1 时钟和复位 | 第54页 |
| 3.4.2 标准时序生成 | 第54-60页 |
| 3.5 测试模式 | 第60-63页 |
| 3.5.1 正向回环模式 | 第61页 |
| 3.5.2 反向回环模式 | 第61-62页 |
| 3.5.3 数据抓取模式 | 第62页 |
| 3.5.4 模拟数据传输模式 | 第62-63页 |
| 3.6 资源估算 | 第63-64页 |
| 3.7 本章小结 | 第64-65页 |
| 第四章 联调测试与现场验证 | 第65-71页 |
| 4.1 FPGA+DSP系统联调测试 | 第65-66页 |
| 4.2 现场测试 | 第66-70页 |
| 4.2.1 现场概况及目的 | 第66-67页 |
| 4.2.2 测试结果和数据处理 | 第67-69页 |
| 4.2.3 现场测试分析与结论 | 第69-70页 |
| 4.3 本章小结 | 第70-71页 |
| 第五章 总结和展望 | 第71-73页 |
| 5.1 论文工作总结 | 第71-72页 |
| 5.2 未来工作展望 | 第72-73页 |
| 参考文献 | 第73-75页 |
| 致谢 | 第75-76页 |
| 攻读硕士期间学术成果 | 第76页 |