极化码串行抵消列表译码算法研究与FPGA实现
| 摘要 | 第7-8页 |
| ABSTRACT | 第8-9页 |
| 1 绪论 | 第14-19页 |
| 1.1 课题研究背景与意义 | 第14-15页 |
| 1.2 极化码的国内外发展现状 | 第15-17页 |
| 1.3 本文的主要研究内容 | 第17-18页 |
| 1.4 本文的组织结构 | 第18-19页 |
| 2 极化码概述 | 第19-26页 |
| 2.1 信道极化理论 | 第19-23页 |
| 2.2 极化码的编码 | 第23-25页 |
| 2.3 本章小结 | 第25-26页 |
| 3 极化码译码算法研究与改进 | 第26-41页 |
| 3.1 SC译码算法 | 第26-29页 |
| 3.2 SCL译码算法 | 第29-32页 |
| 3.3 CA-SCL和aCA-SCL译码算法 | 第32-34页 |
| 3.4 PCA-SCL译码算法 | 第34-36页 |
| 3.5 极化码译码算法改进 | 第36-40页 |
| 3.6 本章小结 | 第40-41页 |
| 4 aPCA-SCL译码器硬件设计 | 第41-63页 |
| 4.1 硬件量化方案 | 第42-43页 |
| 4.2 译码器顶层架构 | 第43-44页 |
| 4.3 译码核心模块设计 | 第44-46页 |
| 4.4 部分和模块设计 | 第46-53页 |
| 4.5 存储器模块设计 | 第53-56页 |
| 4.6 路径管理模块设计 | 第56-59页 |
| 4.7 译码输出模块设计 | 第59-60页 |
| 4.8 控制器模块设计 | 第60-62页 |
| 4.9 本章小结 | 第62-63页 |
| 5 FPGA测试与性能评估 | 第63-72页 |
| 5.1 功能仿真 | 第63-66页 |
| 5.2 硬件测试 | 第66-69页 |
| 5.3 性能评估 | 第69-71页 |
| 5.4 本章小结 | 第71-72页 |
| 6 总结与展望 | 第72-74页 |
| 6.1 总结 | 第72-73页 |
| 6.2 展望 | 第73-74页 |
| 参考文献 | 第74-79页 |
| 致谢 | 第79-80页 |
| 攻读硕士学位期间主要成果 | 第80页 |
