AVS编码器在Zedboard上的研究实现
| 摘要 | 第3-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第10-20页 |
| 1.1 研究现状 | 第10页 |
| 1.2 AVS 编码 | 第10-13页 |
| 1.2.1 帧内预测 | 第11页 |
| 1.2.2 帧间预测 | 第11-12页 |
| 1.2.3 DCT 变换与量化 | 第12-13页 |
| 1.2.4 熵编码 | 第13页 |
| 1.3 片内云架构 | 第13-17页 |
| 1.3.1 片内只写总线 | 第13-15页 |
| 1.3.2 流程引擎 | 第15页 |
| 1.3.3 原子构件 | 第15-16页 |
| 1.3.4 消息发送机制 | 第16-17页 |
| 1.4 论文工作及内容章节安排 | 第17-20页 |
| 1.4.1 论文创新点 | 第17页 |
| 1.4.2 内容章节安排 | 第17-20页 |
| 第二章 总体架构及设计平台 | 第20-30页 |
| 2.1 总体架构 | 第20-21页 |
| 2.2 设计平台 | 第21-29页 |
| 2.2.1 ZEDBOARD 开发板 | 第21-24页 |
| 2.2.2 MT9D111 传感器 | 第24-25页 |
| 2.2.3 软件平台 | 第25-29页 |
| 2.3 本章小结 | 第29-30页 |
| 第三章 PL 部分设计 | 第30-48页 |
| 3.1 设计目标 | 第30页 |
| 3.2 设计方案 | 第30-31页 |
| 3.3 PL 部分片内云架构的设计 | 第31-41页 |
| 3.3.1 原子构件划分 | 第31-33页 |
| 3.3.2 原子构件算法实现 | 第33-37页 |
| 3.3.3 原子构件仿真验证 | 第37-40页 |
| 3.3.4 并行设计方案 | 第40-41页 |
| 3.4 环形队列 | 第41-44页 |
| 3.4.1 环形队列原理 | 第41-42页 |
| 3.4.2 程序及仿真 | 第42-44页 |
| 3.5 ram 资源优化 | 第44-46页 |
| 3.6 仿真综合及分析 | 第46页 |
| 3.7 本章小结 | 第46-48页 |
| 第四章 PS 部分设计 | 第48-54页 |
| 4.1 设计目标 | 第48页 |
| 4.2 设计方案 | 第48-53页 |
| 4.2.1 CAVLC 算法设计 | 第48-49页 |
| 4.2.2 CABAC 算法设计 | 第49-50页 |
| 4.2.3 两种算法实验对比 | 第50-52页 |
| 4.2.4 实验分析 | 第52-53页 |
| 4.3 本章小结 | 第53-54页 |
| 第五章 ZEDBOARD 平台验证与实现 | 第54-62页 |
| 5.1 搭建 PS 与 PL 通路 | 第54-60页 |
| 5.2 解码验证 | 第60-61页 |
| 5.3 本章小结 | 第61-62页 |
| 第六章 总结与展望 | 第62-64页 |
| 6.1 本文完成的工作总结 | 第62-63页 |
| 6.2 后续工作展望 | 第63-64页 |
| 参考文献 | 第64-68页 |
| 致谢 | 第68-70页 |
| 攻读研究生期间发表过的论文 | 第70页 |
