基于FPGA的QC-LDPC编译码器研究
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 研究目的及意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.3 本文研究内容 | 第13-15页 |
| 第2章 LDPC 码基本原理及编译码算法研究 | 第15-27页 |
| 2.1 LDPC 码的定义及表示方法 | 第15-17页 |
| 2.2 LDPC 码的构造 | 第17-19页 |
| 2.3 LDPC 码编码算法研究 | 第19-21页 |
| 2.4 LDPC 译码算法研究 | 第21-26页 |
| 2.4.1 和积译码算法研究 | 第21-24页 |
| 2.4.2 分层译码算法研究 | 第24页 |
| 2.4.3 改进的译码算法研究 | 第24-25页 |
| 2.4.4 译码算法性能仿真比较 | 第25-26页 |
| 2.5 本章小结 | 第26-27页 |
| 第3章 QC-LDPC 编码器设计 | 第27-36页 |
| 3.1 FPGA 验证平台及设计流程简介 | 第27页 |
| 3.2 QC-LDPC 编码器总体结构设计 | 第27-29页 |
| 3.3 QC-LDPC 编码器关键模块设计 | 第29-35页 |
| 3.3.1 输入输出缓存模块设计 | 第29-30页 |
| 3.3.2 生成矩阵存储模块设计 | 第30-31页 |
| 3.3.3 校验位生成模块设计 | 第31-33页 |
| 3.3.4 控制单元模块设计 | 第33-35页 |
| 3.4 本章小结 | 第35-36页 |
| 第4章 QC-LDPC 译码器设计 | 第36-51页 |
| 4.1 译码器量化方案研究 | 第36-38页 |
| 4.2 译码器总体结构设计 | 第38-39页 |
| 4.3 QC-LDPC 译码器关键模块设计 | 第39-50页 |
| 4.3.1 输入输出缓存模块设计 | 第39-40页 |
| 4.3.2 信息存储模块设计 | 第40-42页 |
| 4.3.3 控制单元模块设计 | 第42-45页 |
| 4.3.4 校验节点更新模块设计 | 第45-48页 |
| 4.3.5 变量节点更新模块设计 | 第48-49页 |
| 4.3.6 后验概率更新模块设计 | 第49-50页 |
| 4.4 本章小结 | 第50-51页 |
| 第5章 编译码器功能验证及性能评估 | 第51-58页 |
| 5.1 编码器功能验证及性能评估 | 第51-54页 |
| 5.1.1 功能验证 | 第51-52页 |
| 5.1.2 性能评估 | 第52-54页 |
| 5.2 译码器功能验证及性能评估 | 第54-56页 |
| 5.2.1 功能验证 | 第54-55页 |
| 5.2.2 性能评估 | 第55-56页 |
| 5.3 本章小结 | 第56-58页 |
| 结论 | 第58-59页 |
| 参考文献 | 第59-63页 |
| 攻读硕士学位期间发表的学术论文 | 第63-64页 |
| 致谢 | 第64页 |
