基于FPGA的高速数字I/O系统设计与实现
| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第11-15页 |
| 1.1 课题研究背景及意义 | 第11-12页 |
| 1.2 国内外发展现状 | 第12-13页 |
| 1.3 技术难点及关键问题 | 第13-14页 |
| 1.4 论文研究内容和组织结构 | 第14-15页 |
| 第2章 高速数字I/O系统方案设计 | 第15-27页 |
| 2.1 需求分析及性能指标 | 第15-16页 |
| 2.2 高速缓存技术 | 第16-17页 |
| 2.2.1 缓存介质分析 | 第16页 |
| 2.2.2 缓存芯片选型 | 第16-17页 |
| 2.3 系统总线技术 | 第17-20页 |
| 2.3.1 PCIE总线概念 | 第17-18页 |
| 2.3.2 PCIE总线协议 | 第18-19页 |
| 2.3.3 PCIE总线配置空间 | 第19-20页 |
| 2.4 重配置技术 | 第20-22页 |
| 2.4.1 重配置概念 | 第20-21页 |
| 2.4.2 重配置分类 | 第21-22页 |
| 2.5 系统方案设计 | 第22-26页 |
| 2.5.1 高速缓存方案选型 | 第23-24页 |
| 2.5.2 PCIE总线方案选型 | 第24-25页 |
| 2.5.3 重配置控制器方案选型 | 第25-26页 |
| 2.6 本章小结 | 第26-27页 |
| 第3章 高速缓存模块的设计与实现 | 第27-45页 |
| 3.1 Xilinx MIG IP Core定制 | 第27-30页 |
| 3.1.1 MIG核分析 | 第27-29页 |
| 3.1.2 MIG核设置 | 第29页 |
| 3.1.3 MIG核修改 | 第29-30页 |
| 3.2 高速缓存系统框架设计 | 第30-31页 |
| 3.3 乒乓缓存模块设计 | 第31-34页 |
| 3.3.1 乒乓缓存整体构架 | 第31页 |
| 3.3.2 乒乓缓存速率统计 | 第31-32页 |
| 3.3.3 乒乓缓存状态机设计 | 第32-33页 |
| 3.3.4 乒乓缓存时序分析 | 第33-34页 |
| 3.4 MIG控制器模块设计 | 第34-37页 |
| 3.4.1 MIG控制器存储深度控制 | 第34-35页 |
| 3.4.2 MIG控制器的写操作 | 第35-36页 |
| 3.4.3 MIG控制器的读操作 | 第36-37页 |
| 3.4.4 MIG控制器地址追赶问题 | 第37页 |
| 3.5 静态时序路径分析 | 第37-40页 |
| 3.5.1 时序裕量计算 | 第38-40页 |
| 3.5.2 最高频率计算 | 第40页 |
| 3.6 时序优化方法 | 第40-44页 |
| 3.6.1 流水线操作 | 第41-43页 |
| 3.6.2 同步驱动设计 | 第43-44页 |
| 3.6.3 时序综合报告 | 第44页 |
| 3.7 本章小结 | 第44-45页 |
| 第4章 PCIE通信模块的设计与实现 | 第45-59页 |
| 4.1 PCIE IP Core配置 | 第45-46页 |
| 4.2 PCIE用户逻辑设计 | 第46-54页 |
| 4.2.1 发送引擎模块 | 第47-49页 |
| 4.2.2 接收引擎模块 | 第49-50页 |
| 4.2.3 DMA状态控制器模块 | 第50-52页 |
| 4.2.4 DMA指令解析器模块 | 第52-53页 |
| 4.2.5 读请求单元模块 | 第53-54页 |
| 4.3 PCIE用户逻辑时序分析 | 第54-58页 |
| 4.3.1 DMA写操作 | 第54-55页 |
| 4.3.2 DMA读操作 | 第55-56页 |
| 4.3.3 DMA指令解析 | 第56-58页 |
| 4.4 本章小结 | 第58-59页 |
| 第5章 重配置系统的设计与实现 | 第59-81页 |
| 5.1 数据速率重配置模块设计 | 第59-63页 |
| 5.1.1 动态时钟切换模块设计 | 第59-61页 |
| 5.1.2 动态时钟模式配置 | 第61-62页 |
| 5.1.3 动态时钟时序分析 | 第62-63页 |
| 5.2 逻辑电平重配置软件设计 | 第63-67页 |
| 5.2.1 ICAP核调用 | 第64页 |
| 5.2.2 IPROG指令解析 | 第64-65页 |
| 5.2.3 WBSTAR参数配置 | 第65-66页 |
| 5.2.4 全局配置文件下载 | 第66-67页 |
| 5.3 逻辑电平重配置硬件设计 | 第67-70页 |
| 5.3.1 DC/DC电源模块 | 第67-69页 |
| 5.3.2 高速三态门模块 | 第69-70页 |
| 5.4 传输方式重配置模块设计 | 第70-80页 |
| 5.4.1 串并转换模块设计 | 第70-72页 |
| 5.4.2 局部重配置环境搭建 | 第72-74页 |
| 5.4.3 局部重配置驱动设计 | 第74-77页 |
| 5.4.4 局部重配置资源管理 | 第77-78页 |
| 5.4.5 局部配置文件下载 | 第78-80页 |
| 5.5 本章小结 | 第80-81页 |
| 第6章 系统测试及分析 | 第81-91页 |
| 6.1 测试平台搭建 | 第81-82页 |
| 6.2 数据速率切换测试 | 第82-83页 |
| 6.3 数据电平切换测试 | 第83-84页 |
| 6.4 数据传输方式切换测试 | 第84-85页 |
| 6.5 系统联调 | 第85-89页 |
| 6.5.1 数据采集测试 | 第86-87页 |
| 6.5.2 数据输出测试 | 第87-89页 |
| 6.6 本章小结 | 第89-91页 |
| 总结与展望 | 第91-93页 |
| 参考文献 | 第93-97页 |
| 攻读硕士学位期间所取得的研究成果 | 第97-99页 |
| 致谢 | 第99页 |
