HEVC帧内预测单元的硬件设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-21页 |
| 1.1 引言 | 第15页 |
| 1.2 HEVC中的新技术 | 第15-18页 |
| 1.2.1 灵活的编码结构 | 第15-16页 |
| 1.2.2 灵活的分块结构——RQT | 第16页 |
| 1.2.3 采样点自适应偏移（SAO） | 第16页 |
| 1.2.4 并行化设计 | 第16-18页 |
| 1.3 帧内预测硬件化设计的研究背景及研究现状 | 第18-19页 |
| 1.4 本文研究内容及章节安排 | 第19-21页 |
| 第二章 HEVC中的帧内预测算法 | 第21-39页 |
| 2.1 引言 | 第21-22页 |
| 2.2 HEVC帧内预测框架 | 第22-26页 |
| 2.2.1 帧内预测在HEVC中的位置 | 第22-23页 |
| 2.2.2 帧内预测的模块框图 | 第23-26页 |
| 2.3 HEVC帧内预测算法 | 第26-38页 |
| 2.3.1 PU划分 | 第27-28页 |
| 2.3.2 参考点预处理 | 第28-33页 |
| 2.3.3 粗选模块 | 第33-37页 |
| 2.3.4 RDO | 第37-38页 |
| 2.4 本章小结 | 第38-39页 |
| 第三章 Vivado-HLS工具简介 | 第39-45页 |
| 3.1 引言 | 第39页 |
| 3.2 Vivado-HLS的硬件设计流程 | 第39-41页 |
| 3.3 Vivado-HLS的映射特点 | 第41-43页 |
| 3.4 本章小结 | 第43-45页 |
| 第四章 帧内预测单元的硬件化设计 | 第45-67页 |
| 4.1 引言 | 第45页 |
| 4.2 预处理模块的流水设计 | 第45-55页 |
| 4.2.1 模块的结构框图 | 第45-47页 |
| 4.2.2 模块结构的优化 | 第47-50页 |
| 4.2.3 流水结构的实现 | 第50-55页 |
| 4.3 粗选模块的并行化设计 | 第55-64页 |
| 4.3.1 模块中的并行性 | 第55-61页 |
| 4.3.2 模块并行结构的实现 | 第61-64页 |
| 4.3.3 模块性能分析 | 第64页 |
| 4.4 本章小结 | 第64-67页 |
| 第五章 基于高级综合的仿真测试 | 第67-73页 |
| 5.1 仿真测试流程及环境构建 | 第67页 |
| 5.2 预处理模块流水结构的仿真测试 | 第67-70页 |
| 5.3 粗选模块并行架构的仿真测试 | 第70-73页 |
| 第六章 结束语 | 第73-75页 |
| 6.1 研究工作总结 | 第73页 |
| 6.2 下一步研究方向 | 第73-75页 |
| 参考文献 | 第75-79页 |
| 致谢 | 第79-81页 |
| 作者简介 | 第81-82页 |
