基于CoreConnect总线的DDR3控制器设计与验证
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-18页 |
| 1.1 研究背景 | 第14页 |
| 1.2 存储器发展 | 第14-15页 |
| 1.3 研究内容及论文结构 | 第15-18页 |
| 第二章 CoreConnect总线介绍 | 第18-26页 |
| 2.1 PLB总线协议 | 第18-23页 |
| 2.1.1 PLB特性 | 第18-20页 |
| 2.1.2 PLB4接口信号 | 第20-23页 |
| 2.2 DCR总线协议 | 第23-26页 |
| 2.2.1 DCR特性 | 第23-24页 |
| 2.2.2 DCR接口信号 | 第24-26页 |
| 第三章 DDR介绍 | 第26-36页 |
| 3.1 DDR SDRAM简介 | 第26页 |
| 3.2 DDR组成结构 | 第26-28页 |
| 3.3 DDR工作原理 | 第28-36页 |
| 3.3.1 初始化原理 | 第28页 |
| 3.3.2 操作指令 | 第28-31页 |
| 3.3.3 读写时序 | 第31-32页 |
| 3.3.4 DDR特性 | 第32-33页 |
| 3.3.5 DDR3新增特性 | 第33-34页 |
| 3.3.6 时序参数 | 第34-36页 |
| 第四章 DDR3控制器设计实现 | 第36-54页 |
| 4.1 设计方法及流程 | 第36页 |
| 4.2 模块结构 | 第36-37页 |
| 4.3 模块设计实现 | 第37-54页 |
| 4.3.1 PLB从接口模块 | 第37-41页 |
| 4.3.2 缓冲模块 | 第41-43页 |
| 4.3.3 MC模块 | 第43-50页 |
| 4.3.4 DDR接口模块 | 第50-54页 |
| 第五章 DDR3控制器优化 | 第54-62页 |
| 5.1 优化测试总体思路 | 第54页 |
| 5.2 设计优化流程 | 第54-58页 |
| 5.2.1 配置时序参数 | 第54-55页 |
| 5.2.2 数据分析 | 第55页 |
| 5.2.3 设计优化 | 第55-58页 |
| 5.3 测试激励 | 第58-59页 |
| 5.4 测试结果及分析 | 第59-62页 |
| 第六章 DDR3控制器仿真验证 | 第62-80页 |
| 6.1 验证计划 | 第62-63页 |
| 6.2 验证流程 | 第63-64页 |
| 6.3 DDR3模块级验证 | 第64-74页 |
| 6.3.1 验证环境 | 第64-65页 |
| 6.3.2 验证平台搭建 | 第65-66页 |
| 6.3.3 验证方法 | 第66-67页 |
| 6.3.4 激励策划 | 第67-68页 |
| 6.3.5 验证结果 | 第68-74页 |
| 6.4 FPGA验证 | 第74-80页 |
| 6.4.1 验证环境 | 第75页 |
| 6.4.2 验证方法 | 第75-77页 |
| 6.4.3 激励策划 | 第77页 |
| 6.4.4 测试结果 | 第77-80页 |
| 第七章 总结与展望 | 第80-82页 |
| 7.1 总结 | 第80页 |
| 7.2 展望 | 第80-82页 |
| 参考文献 | 第82-84页 |
| 致谢 | 第84-86页 |
| 作者简介 | 第86-87页 |
