高阶路由器芯片及网络结构性能分析
| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-18页 |
| ·课题研究背景 | 第12-15页 |
| ·互连网络成为HPC的性能瓶颈 | 第12-13页 |
| ·高阶路由芯片 | 第13-15页 |
| ·路由器及大规模互连网络模拟验证方法 | 第15页 |
| ·课题研究相关工作和意义 | 第15-16页 |
| ·论文组织结构 | 第16-18页 |
| 第二章 高阶路由器与高阶网络 | 第18-27页 |
| ·现有高阶路由器 | 第18页 |
| ·高阶网络结构 | 第18-25页 |
| ·网络拓扑结构的基本介绍 | 第19页 |
| ·现有高阶拓扑结构 | 第19-25页 |
| ·互连网络的设计 | 第25-26页 |
| ·本章小结 | 第26-27页 |
| 第三章 TH2高阶路由器性能分析 | 第27-39页 |
| ·HNRNoC结构 | 第27-30页 |
| ·基于TILE的总体交换结构 | 第27-29页 |
| ·TILE结构 | 第29页 |
| ·TILE内缓冲区组织 | 第29-30页 |
| ·HNRNoC模拟模型 | 第30-31页 |
| ·模拟参数 | 第30-31页 |
| ·流量模型 | 第31页 |
| ·HNRNoC性能评测 | 第31-38页 |
| ·DAMQ与SAMQ对比分析 | 第32页 |
| ·信用管理 | 第32-34页 |
| ·不同流量模型下NoC性能 | 第34-37页 |
| ·行列缓冲区利用率 | 第37-38页 |
| ·本章小结 | 第38-39页 |
| 第四章 TH2高阶路由器FPGA验证系统 | 第39-50页 |
| ·FPGA验证系统方案 | 第39-40页 |
| ·Virtex系列FPGA | 第39-40页 |
| ·HNR验证系统FPGA选型 | 第40页 |
| ·单芯片的功能验证 | 第40-43页 |
| ·NIO验证板 | 第40-41页 |
| ·HNR验证方案 | 第41-42页 |
| ·验证系统互连方案 | 第42-43页 |
| ·3D-Torus拓扑结构FPGA验证系统 | 第43-48页 |
| ·3D-Torus网络拓扑结构 | 第43-44页 |
| ·PRBS-31生成算法 | 第44-47页 |
| ·片上可综合的激励生成 | 第47-48页 |
| ·本章小结 | 第48-50页 |
| 第五章 高阶Mesh拓扑结构性能分析 | 第50-65页 |
| ·Mesh结构 | 第50-52页 |
| ·Mesh结构 | 第50-51页 |
| ·Mesh-Tree结构 | 第51-52页 |
| ·Mesh结构的性能分析 | 第52-56页 |
| ·Mesh及Mesh-Tree性能测试 | 第52-53页 |
| ·Mesh及Mesh-Tree吞吐率性能对比分析 | 第53-54页 |
| ·Mesh及Mesh-Tree延迟性能对比分析 | 第54-56页 |
| ·综合对比结果 | 第56页 |
| ·高阶Mesh结构 | 第56-59页 |
| ·高阶Mesh结构方案 | 第56-58页 |
| ·高阶Mesh拓扑结构 | 第58-59页 |
| ·高阶Mesh结构的性能分析 | 第59-63页 |
| ·高阶Mesh延迟测试分析 | 第59-61页 |
| ·高阶Mesh吞吐率测试分析 | 第61-63页 |
| ·本章小结 | 第63-65页 |
| 第六章 结束语 | 第65-66页 |
| ·研究成果总结 | 第65页 |
| ·进一步工作 | 第65-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-71页 |
| 作者在学期间发表的论文 | 第71页 |
