| 摘要 | 第1-10页 |
| Abstract | 第10-13页 |
| 致谢 | 第13-20页 |
| 第一章 绪论 | 第20-36页 |
| ·数字信号处理器研究现状及发展趋势 | 第20-30页 |
| ·DSP 处理器国外研究现状 | 第23-25页 |
| ·DSP 处理器国内发展现状 | 第25-30页 |
| ·DSP 处理器的基本特点 | 第30-32页 |
| ·课题背景及意义 | 第32-33页 |
| ·本文的主要贡献 | 第33-34页 |
| ·论文主要结构 | 第34-36页 |
| 第二章 高性能 BWDSP 处理器指令 Cache 设计 | 第36-63页 |
| ·DSP 片内 Cache | 第36-40页 |
| ·高性能 BWDSP 处理器指令 Cache | 第40-51页 |
| ·高性能 BWDSP 处理器指令存储系统 | 第41-44页 |
| ·Cache 行 | 第44页 |
| ·地址映射关系 | 第44-45页 |
| ·高性能 BWDSP 处理器指令 Cache 参数 | 第45-47页 |
| ·高性能 BWDSP 处理器指令 Cache 时序设计 | 第47-51页 |
| ·指令 Cache 替换算法 | 第51-55页 |
| ·指令 Cache 的仿真实验 | 第55-61页 |
| ·小结 | 第61-63页 |
| 第三章 高性能 BWDSP 处理器指令代码压缩技术 | 第63-86页 |
| ·DSP 处理器片内 Cache 代码压缩技术 | 第63-66页 |
| ·指令代码压缩技术 | 第66-70页 |
| ·指令代码压缩的数学描述 | 第66页 |
| ·高性能 BWDSP 处理器指令代码压缩 | 第66-68页 |
| ·代码压缩关键问题 | 第68-70页 |
| ·高性能 BWDSP 处理器指令集 | 第70-74页 |
| ·高性能 BWDSP 处理器指令代码的 LZW 字典压缩 | 第74-83页 |
| ·BWDSP 指令代码压缩的 LAT | 第74-75页 |
| ·BWDSP 指令代码 LZW 字典压缩 | 第75-78页 |
| ·改进 LZW 字典压缩 | 第78-83页 |
| ·BWDSP 指令代码 LZW 压缩和改进 LZW 压缩仿真结果 | 第83-85页 |
| ·小结 | 第85-86页 |
| 第四章 基于执行宏和指令域的代码压缩方法 | 第86-101页 |
| ·符号建模的理论基础 | 第86-88页 |
| ·零阶模型 | 第87页 |
| ·高阶模型 | 第87-88页 |
| ·符号生成 | 第88-90页 |
| ·符号建模 | 第90-93页 |
| ·指令位置模型 | 第90页 |
| ·指令类型模型 | 第90-91页 |
| ·执行宏模型 | 第91-92页 |
| ·混合模型 | 第92-93页 |
| ·Huffman 编码 | 第93-96页 |
| ·二级 huffman 表 | 第94-95页 |
| ·根码表码字 | 第95-96页 |
| ·huffman 硬件指令解码器 | 第96-99页 |
| ·霍夫曼解码器 | 第97-98页 |
| ·查找表 | 第98页 |
| ·模型控制单元 | 第98-99页 |
| ·符号组合单元 | 第99页 |
| ·实验结果 | 第99-100页 |
| ·小结 | 第100-101页 |
| 第五章 高性能 BWDSP 处理器指令 Cache 功能验证 | 第101-109页 |
| ·引言 | 第101页 |
| ·功能验证方法与测试平台 | 第101-105页 |
| ·功能验证方法 | 第101-103页 |
| ·测试平台的建立 | 第103-105页 |
| ·针对 BWDSP 指令 Cache 的功能验证 | 第105-107页 |
| ·测试结果 | 第107-108页 |
| ·小结 | 第108-109页 |
| 第六章 总结与展望 | 第109-112页 |
| ·本文研究总结 | 第109-110页 |
| ·未来研究工作 | 第110-112页 |
| 参考文献 | 第112-120页 |
| 攻读博士学位期间发表的论文 | 第120-121页 |
| 攻读博士学位期间参加的科研项目 | 第121-122页 |
| 附录一 | 第122-123页 |
| 附录二 | 第123-132页 |
| 附录三 | 第132-136页 |
