| 摘要 | 第1-6页 |
| Abstract | 第6-10页 |
| 插图索引 | 第10-12页 |
| 附表索引 | 第12-13页 |
| 第1章 绪论 | 第13-17页 |
| ·研究背景与意义 | 第13-15页 |
| ·本文研究工作与内容 | 第15-16页 |
| ·本文组织结构 | 第16-17页 |
| 第2章 微控制器简介和相关技术 | 第17-27页 |
| ·ESNL-16 结构 | 第17-20页 |
| ·微控制器简介 | 第17-18页 |
| ·ESNL-16 内核组成 | 第18-20页 |
| ·设计方法和流程 | 第20-22页 |
| ·验证与方法学 | 第22-26页 |
| ·简介和发展 | 第22-24页 |
| ·验证语言 SystemVerilog | 第24-25页 |
| ·验证方法学 UVM | 第25-26页 |
| ·小结 | 第26-27页 |
| 第3章 运算部件设计与实现 | 第27-38页 |
| ·运算部件介绍 | 第27-28页 |
| ·运算部件结构 | 第28-29页 |
| ·运算部件微指令设计 | 第29-32页 |
| ·运算部件微指令结构 | 第30-31页 |
| ·运算部件微程序 | 第31-32页 |
| ·相关算法分析与选择 | 第32-33页 |
| ·快速乘法器实现 | 第33-35页 |
| ·部分积产生 | 第33-34页 |
| ·混合压缩树 | 第34-35页 |
| ·定点除法器实现 | 第35-37页 |
| ·小结 | 第37-38页 |
| 第4章 译码部件设计与实现 | 第38-49页 |
| ·译码部件结构与时序 | 第38-40页 |
| ·译码部件结构 | 第38-39页 |
| ·同步与时序 | 第39-40页 |
| ·复杂指令集译码器 | 第40-47页 |
| ·指令结构和特征 | 第40-43页 |
| ·译码器结构与实现 | 第43-47页 |
| ·预取队列 | 第47-48页 |
| ·小结 | 第48-49页 |
| 第5章 验证与测试 | 第49-64页 |
| ·软硬件环境 | 第49-50页 |
| ·代码静态检查和统计 | 第50-51页 |
| ·验证流程和策略 | 第51-53页 |
| ·验证平台搭建 | 第53-55页 |
| ·运算部件验证 | 第55-58页 |
| ·激励产生 | 第55-56页 |
| ·验证与分析 | 第56-58页 |
| ·译码部件验证 | 第58-62页 |
| ·事务级指令激励产生 | 第58-59页 |
| ·验证与分析 | 第59-62页 |
| ·系统级调试和 FPGA 原型测试 | 第62-63页 |
| ·小结 | 第63-64页 |
| 结论 | 第64-66页 |
| 参考文献 | 第66-69页 |
| 致谢 | 第69-70页 |
| 附录 A 攻读硕士学位期间发表的学术论文及参与的科研项目 | 第70页 |