基于EDCME算法的RS译码器IP核设计
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-12页 |
| 第一章 引言 | 第12-14页 |
| ·信道编码及RS 码 | 第12页 |
| ·RS 码的译码 | 第12-13页 |
| ·设计目标和论文组织 | 第13-14页 |
| 第二章 RS 码译码理论EQUATION | 第14-32页 |
| ·有限域 | 第14-15页 |
| ·BCH 码 | 第15页 |
| ·RS 码 | 第15页 |
| ·RS 码的伴随式译码 | 第15-17页 |
| ·关键方程及其求解算法 | 第17-26页 |
| ·EUCLID 算法 | 第19-21页 |
| ·ME 算法 | 第21页 |
| ·DCME 算法 | 第21-24页 |
| ·EDCME 算法 | 第24-26页 |
| ·利用钱搜索找错误位置 | 第26页 |
| ·计算错误值 | 第26页 |
| ·RS 码纠错译码小结 | 第26-27页 |
| ·RS 码的纠删纠错译码 | 第27-30页 |
| ·EUCLID 纠删纠错译码算法 | 第28-29页 |
| ·ME 纠删纠错译码算法 | 第29-30页 |
| ·DCME 以及EDCME 纠删纠错译码算法 | 第30页 |
| ·缩短RS 码的译码 | 第30-31页 |
| ·打孔RS 码的译码 | 第31-32页 |
| 第三章 RS 译码器的FPGA 实现 | 第32-57页 |
| ·译码器的外部接口 | 第32-35页 |
| ·有限域GF (2~m ) 中乘法器的设计 | 第35-39页 |
| ·有限域GF (2~m ) 中的时序电路乘法器 | 第35-36页 |
| ·有限域GF (2~m ) 中的组合电路乘法器 | 第36-39页 |
| ·RS 译码器的电路结构 | 第39-55页 |
| ·伴随式的计算电路 | 第40页 |
| ·关键方程求解电路 | 第40-47页 |
| ·ME 算法的实现 | 第41-43页 |
| ·EDCME 算法实现 | 第43-47页 |
| ·钱搜索电路 | 第47-49页 |
| ·错误值计算电路及错误纠正电路 | 第49-50页 |
| ·RS 译码器的流水线设计 | 第50-53页 |
| ·RS 码的纠删纠错译码电路 | 第53-54页 |
| ·RS 码译码的错误检测电路 | 第54-55页 |
| ·与XILINX 的RS 译码器IP 核对比 | 第55-57页 |
| 第四章 RS 译码器的验证 | 第57-65页 |
| ·逻辑仿真 | 第57-59页 |
| ·硬件环境测试 | 第59-62页 |
| ·译码器性能测试 | 第62-65页 |
| 第五章 结论 | 第65-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-70页 |
| 附录 EUCLID 算法求解关键方程原理 | 第70-72页 |
| 攻读硕士学位期间的研究成果 | 第72-73页 |
