| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 引言 | 第9-12页 |
| 1.1 研究背景及意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 论文主要工作及内容安排 | 第11-12页 |
| 第二章 高速电路信号完整性基本问题 | 第12-30页 |
| 2.1 传输线基本原理 | 第12页 |
| 2.2 反射原理及其仿真 | 第12-19页 |
| 2.2.1 反射基本原理 | 第13页 |
| 2.2.2 基本原理仿真 | 第13-15页 |
| 2.2.3 传输线匹配仿真 | 第15-17页 |
| 2.2.4 典型不连续的反射仿真 | 第17-19页 |
| 2.3 串扰原理及其仿真 | 第19-22页 |
| 2.3.1 串扰基本原理 | 第20页 |
| 2.3.2 串扰仿真 | 第20-22页 |
| 2.4 DDRSDRAM的发展 | 第22-23页 |
| 2.5 DDR4基本特点 | 第23-26页 |
| 2.5.1 ODT与POD | 第23-24页 |
| 2.5.2 DDR4主要设计指标 | 第24-26页 |
| 2.6 检验DDR4仿真电路及模型 | 第26-29页 |
| 2.7 本章小结 | 第29-30页 |
| 第三章 DDR4高速并行总线“Write”模式仿真分析 | 第30-48页 |
| 3.1 同一速率下不同ODT对信号的影响 | 第30-35页 |
| 3.2 同一片上端接不同速率的仿真 | 第35-38页 |
| 3.3 初步生成仿真报告 | 第38-41页 |
| 3.4 信道仿真及分析 | 第41-47页 |
| 3.5 本章小结 | 第47-48页 |
| 第四章 DDR4高速并行总线“Read”模式仿真分析 | 第48-57页 |
| 4.1 同一速率下不同IO模型对信号的影响 | 第48-50页 |
| 4.2 电路仿真结果报告 | 第50-52页 |
| 4.3 验证DBI功能 | 第52-54页 |
| 4.4 信道仿真及分析 | 第54-55页 |
| 4.5 本章小结 | 第55-57页 |
| 第五章 结论与讨论 | 第57-59页 |
| 5.1 结论 | 第57-58页 |
| 5.2 讨论 | 第58-59页 |
| 参考文献 | 第59-62页 |
| 致谢 | 第62-63页 |
| 作者在校期间出版的专著 | 第63-64页 |
| 作者在校期间获奖情况 | 第64页 |