| 摘要 | 第5-7页 |
| Abstract | 第7-8页 |
| 缩略词表 | 第15-17页 |
| 第一章 绪论 | 第17-22页 |
| 1.1 研究背景及意义 | 第17-18页 |
| 1.2 文章贡献 | 第18-20页 |
| 1.3 研究内容及安排 | 第20-22页 |
| 第二章 LTE 上行接收机链路技术现状 | 第22-39页 |
| 2.1 LTE 上行链路系统模型 | 第22-26页 |
| 2.1.1 LTE 发射机模型 | 第22-23页 |
| 2.1.2 LTE 接收机模型 | 第23-26页 |
| 2.2 LTE 上行链路检测技术 | 第26-34页 |
| 2.2.2 LTE 频域检测技术 | 第26-28页 |
| 2.2.3 LTE 时域检测技术 | 第28-32页 |
| 2.2.4 LTE Turbo 检测技术 | 第32-34页 |
| 2.3 多核 DSP 发展现状 | 第34-38页 |
| 2.3.1 TI 多核 DSP | 第34-35页 |
| 2.3.2 ADI 多核 DSP | 第35-36页 |
| 2.3.3 飞思卡尔多核 DSP | 第36-37页 |
| 2.3.4 CEVA 多核 DSP | 第37页 |
| 2.3.5 OctaPIC 多核 DSP | 第37页 |
| 2.3.6 “华睿 1 号”多核 DSP | 第37-38页 |
| 2.3.7 Picochip 多核 DSP | 第38页 |
| 2.4 本章小结 | 第38-39页 |
| 第三章 LTE 基带并行化需求分析 | 第39-43页 |
| 3.1 系统性能需求分析 | 第39-40页 |
| 3.2 处理时延需求分析 | 第40-41页 |
| 3.3 本章小结 | 第41-43页 |
| 第四章 LTE 上行接收机关键模块并行化设计 | 第43-60页 |
| 4.1 NMLD 算法的并行化设计 | 第43-50页 |
| 4.1.1 球形译码算法的并行化 | 第43-44页 |
| 4.1.2 快速列举算法的并行化 | 第44-47页 |
| 4.1.3 NSSFE 算法并行化 | 第47-48页 |
| 4.1.4 NMLD 算法仿真结果及其分析 | 第48-50页 |
| 4.2 多核 DSP 中 Turbo 内交织地址并行化设计 | 第50-59页 |
| 4.2.1 LTE 中 Turbo 内交织 | 第51-52页 |
| 4.2.2 通用 LTE Turbo QPP 交织地址生成 | 第52-53页 |
| 4.2.3 并行化交织地址生成 | 第53-55页 |
| 4.2.4 仿真结果及分析 | 第55-59页 |
| 4.3 本章小结 | 第59-60页 |
| 第五章 LTE 上行接收机实现方案详细设计 | 第60-82页 |
| 5.1 PIC 接收机算法详细分析 | 第60-62页 |
| 5.1.1 多用户时处理步骤 | 第61页 |
| 5.1.2 单用户时处理步骤 | 第61-62页 |
| 5.2 1×2 LTE 接收机主要功能单元设计方案 | 第62-74页 |
| 5.2.1 1×2 链路数据流分析 | 第63-65页 |
| 5.2.2 IDFT 单元流水线设计 | 第65-66页 |
| 5.2.3 1×2 频域均衡单元设计 | 第66-67页 |
| 5.2.4 调制解调单元设计 | 第67页 |
| 5.2.5 加解扰单元设计 | 第67-70页 |
| 5.2.6 信道解交织、交织单元 | 第70-71页 |
| 5.2.7 解速率匹配单元 | 第71页 |
| 5.2.8 并行干扰消除单元设计 | 第71-72页 |
| 5.2.9 Turbo 译码及数据流控制单元设计 | 第72-74页 |
| 5.3 2×2 LTE 接收机主要功能单元设计方案 | 第74-81页 |
| 5.3.1 链路数据流分析 | 第75-77页 |
| 5.3.2 流水线矩阵求逆单元设计 | 第77-78页 |
| 5.3.3 2×2 频域均衡单元设计 | 第78-80页 |
| 5.3.4 2×2 链路 PIC 均衡单元设计 | 第80-81页 |
| 5.4 本章小结 | 第81-82页 |
| 第六章 多核 DSP 平台性能测试与结果分析 | 第82-94页 |
| 6.1 链路仿真及结果分析 | 第82-90页 |
| 6.1.1 链路性能仿真及其分析 | 第83-86页 |
| 6.1.2 链路时延测试及其分析 | 第86-90页 |
| 6.2 资源消耗分析 | 第90-92页 |
| 6.2.1 1×2 链路资源消耗 | 第90-91页 |
| 6.2.2 2×2 链路资源消耗 | 第91-92页 |
| 6.2.3 资源消耗总结 | 第92页 |
| 6.3 本章小结 | 第92-94页 |
| 第七章 结束语 | 第94-96页 |
| 7.1 全文总结 | 第94-95页 |
| 7.2 存在的问题及下一步研究方向 | 第95-96页 |
| 致谢 | 第96-97页 |
| 参考文献 | 第97-101页 |
| 个人简历 | 第101-102页 |
| 攻读硕士学位期间的研究成果 | 第102-103页 |
| 附录 A：Picochip 多核 DSP 平台介绍 | 第103-106页 |
| 附录 B：PicoArray 开发工具的使用 | 第106-112页 |
| 附录 C：修改说明 | 第112-113页 |
